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基于FPGA的UART接口開發(fā)
- 設(shè)計(jì)背景 串口即通用異步收發(fā)器（UART，Universal Asynchronous Receiver Transmitter）。串行通信具有傳輸線少、成本低、可靠性高等優(yōu)點(diǎn)，所以系統(tǒng)間互聯(lián)常采用RS-232接口方式，一般該接口由UART 專用芯片來實(shí)現(xiàn)。但UART接口芯片一般引腳較多，內(nèi)含許多輔助模塊和一些輔助功能，在實(shí)際使用時往往用不到這些功能，因此若采用UART專用芯片，必將使電路變得復(fù)雜，PCB面積增大，從而導(dǎo)致成本增加，系統(tǒng)的穩(wěn)定性和可靠性降低?；镜腢ART通信只需要兩條信號線（R
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2008嵌入式設(shè)計(jì)調(diào)查：工程師時刻都在趕項(xiàng)目
- ??? Tech?Insights/Embedded?Systems?Design?2008年嵌入式市場調(diào)研報告表明，嵌入式系統(tǒng)設(shè)計(jì)人員在2008年要參與更多項(xiàng)目的開發(fā)，按期完成開發(fā)任務(wù)是他們最大的問題，有一半以上（大于50%）的開發(fā)項(xiàng)目不能按期完成。 調(diào)查結(jié)果表明：自2005年以來，2008年新項(xiàng)目對應(yīng)項(xiàng)目改進(jìn)的比例是這幾年中最高的。在所有開發(fā)項(xiàng)目中，新開發(fā)項(xiàng)目占46%，剩余54%為以往開發(fā)項(xiàng)目的升級和改進(jìn)。項(xiàng)目的改進(jìn)和升級主
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賽靈思推出Virtex-5 FXT FPGA ML510 嵌入式開發(fā)平臺
- 賽靈思公司日前宣布推出 Virtex-5 FXT FPGA ML510 嵌入式開發(fā)平臺，用于開發(fā)支持雙處理器的高性能嵌入式系統(tǒng)。這一新的開發(fā)平臺基于集成雙 Power PC? 440處理器的 Virtex-5 FXT FPGA，并且可以支持 Linux和VxWorks 操作系統(tǒng)，為軟件和硬件設(shè)計(jì)團(tuán)隊(duì)提供了無與倫比的靈活性和計(jì)算能力。 結(jié)合豐富的參考設(shè)計(jì)和由屢獲殊榮的開發(fā)工具、配置向?qū)Ш?IP 組成的賽靈思嵌入式開發(fā)套件（EDK），ML510 嵌入式開發(fā)平臺為構(gòu)建利用雙處理器完成專用分配功
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基于單片機(jī)和FPGA的簡易數(shù)字存儲示波器設(shè)計(jì)
- l 引言 與傳統(tǒng)模擬示波器相比．?dāng)?shù)字存儲示波器不僅具有可存儲波形、體積小、功耗低，使用方便等優(yōu)點(diǎn)，而且還具有強(qiáng)大的信號實(shí)時處理分析功能。在電子測量領(lǐng)域，數(shù)字存儲示波器正在逐漸取代模擬示波器。但目前我國使用高性能數(shù)字存儲示波器主要依靠國外產(chǎn)品，而且價格昂貴。因此研究數(shù)字存儲示波器具有重要價值。借于此，提出了一種簡易數(shù)字存儲示波器的設(shè)計(jì)方案，經(jīng)測試，性能優(yōu)良。 2 數(shù)字存儲示波器基本工作原理 數(shù)字存儲示波器與模擬示波器不同在于信號進(jìn)入示波器后立刻通過高速A／D轉(zhuǎn)換器將模擬信號前端快速采樣，存儲其
- 關(guān)鍵字： 單片機(jī) FPGA 放大器 示波器
基于FPGA的低成本虛擬測試系統(tǒng)實(shí)現(xiàn)
- 1 引言 傳統(tǒng)測試測量儀存在價格昂貴、體積龐大、數(shù)據(jù)傳輸速率低、存儲顯示困難等問題，本文選用FPGA實(shí)現(xiàn)數(shù)據(jù)處理、邏輯控制，充分利用PC機(jī)，結(jié)合Labwindows圖形化上層應(yīng)用軟件界面生成的虛擬測試系統(tǒng)具有較強(qiáng)的競爭力。本系統(tǒng)在FPGA單板單片主控器件控制下，實(shí)現(xiàn)兩路獨(dú)立、幅值可控的信號發(fā)生器，一路虛擬存儲示波器，具有外部觸發(fā)信號和采樣時鐘的16路高速邏輯分析儀。 2硬件設(shè)計(jì) 2.1硬件系統(tǒng)框圖 硬件系統(tǒng)設(shè)計(jì)是以并行處理能力強(qiáng)、可重配置的低端FPGA單片EP1C6為主控器件。圖1所示為硬
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用FPGA實(shí)現(xiàn)的RC6算法的研究
- 引 言 RC6是作為AES(Advanced Encryption Standard)的候選算法提交給NIST(美國國家標(biāo)準(zhǔn)局)的一種新的分組密碼。它是在RC5的基礎(chǔ)上設(shè)計(jì)的，以更好地符合AES的要求，且提高了安全性，增強(qiáng)了性能。根據(jù)AES的要求，一個分組密碼必須處理128位輸入／輸出數(shù)據(jù)。盡管RC5是一個非?？斓姆纸M密碼，但它處理128位分組塊時用了2個64位工作寄存器；而AES目前在講究效率和簡潔方面不支持64位操作，于是RC6修正這個錯誤，使用4個32位寄存器而不是2個64位寄存器，以更好地實(shí)
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低功耗、DFM及高速接口是65/40納米設(shè)計(jì)重點(diǎn)
- ???? 近兩年，國際上大的半導(dǎo)體公司都推出了65納米產(chǎn)品，并開始了45納米/40納米產(chǎn)品的研發(fā)，而國內(nèi)也已經(jīng)有五六家企業(yè)開始了65納米的設(shè)計(jì)。但總體來說，65納米/40納米設(shè)計(jì)目前仍然還是一個新生事物，企業(yè)要解決一系列的技術(shù)難題。為此，我們邀請F(tuán)PGA企業(yè)、EDA企業(yè)、IP企業(yè)、芯片制造企業(yè)共同探討新工藝技術(shù)的研發(fā)關(guān)鍵點(diǎn)。 ? ????主持人?趙艷秋 ? ??&nbs
- 關(guān)鍵字： 半導(dǎo)體 FPGA 功耗 功率管理 Altera 65納米
Xilinx 發(fā)布行業(yè)最大容量的領(lǐng)域優(yōu)化FPGA 器件
- 賽靈思公司宣布開始批量供應(yīng) Virtex-5 SX240T 和 FX200T 兩款器件，同時還新推出了 Virtex-5 TXT FPGA 平臺，旨在幫助高性能系統(tǒng)的架構(gòu)和設(shè)計(jì)人員實(shí)現(xiàn)高性能、低功耗以及產(chǎn)品盡快推向市場等方面的目標(biāo)。基于業(yè)界領(lǐng)先的高性能 Virtex-5 FPGA 架構(gòu)，這些器件為客戶提供了性能最高的可配置 DSP 平臺、唯一嵌入 PowerPC® 雙處理器的 FPGA 器件、以及全球最高帶寬的串行連接能力。 Ross Video 公司高級設(shè)計(jì)工程師 Mario LeCa
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3-DES算法的FPGA實(shí)現(xiàn)
- 引言從技術(shù)角度講，網(wǎng)絡(luò)安全除了依賴安全的網(wǎng)絡(luò)通信協(xié)議及應(yīng)用協(xié)議外，更多地取決于網(wǎng)絡(luò)設(shè)備如交換機(jī)...
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Altera在Convergence 2008上展示其車內(nèi)信息娛樂開發(fā)平臺
- 2008年10月21號，北京——Altera公司(NASDAQ: ALTR)今天宣布，為開發(fā)信息娛樂、導(dǎo)航、舒適和便捷、輔助駕駛系統(tǒng)的汽車設(shè)計(jì)人員和OEM提供平臺ASSP替換信息娛樂系統(tǒng)(P.A.R.I.S.)。與Gleichmann電子研究股份有限公司聯(lián)合開發(fā)，P.A.R.I.S.平臺實(shí)現(xiàn)了完整的開發(fā)環(huán)境，包括工具、知識產(chǎn)權(quán)(IP)和軟件，大大簡化了車內(nèi)系統(tǒng)的開發(fā)。10月20至22號在密歇根州底特律Cobo中心舉行的Convergence 2008展會上，Altera將在62
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Altera SOPC WORLD大會在深圳舉行，優(yōu)化功耗設(shè)計(jì)技術(shù)成為熱點(diǎn)
- 由Altera公司主辦的SOPC WORLD大會在深圳舉行，Altera亞太區(qū)副總裁兼董事總經(jīng)理Erhaan Shaikh在大會上作了“多處理技術(shù)提高性能，降低功耗”的主題演講。 Shaikh說：“功耗管理對未來應(yīng)用非常關(guān)鍵，功耗挑戰(zhàn)的一個例子就是每個移動基站每年耗電大約20,000公斤柴油。”為此，必須從提高性能、降低功耗并降低成本這三個方面來滿足未來應(yīng)用的需要。他強(qiáng)調(diào)說，“Altera的構(gòu)建未來的解決方案就是Stratix IV E
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采用FPGA實(shí)現(xiàn)視頻和圖像處理設(shè)計(jì)
- 視頻和圖像處理發(fā)展趨勢 以視頻和圖像處理為核心的HDTV和數(shù)字影院等創(chuàng)新技術(shù)的進(jìn)展非常迅速，其推動力量在于圖像采集和顯示分辨率、高級壓縮方法以及視頻智能的跨越式發(fā)展。 在過去幾年中，分辨率的發(fā)展最為顯著，表1列出了不同終端設(shè)備上目前能夠達(dá)到的最高分辨率。從標(biāo)準(zhǔn)清晰度(SD)過渡到高清晰度(HD)，需要處理的數(shù)據(jù)量提高了6倍。視頻監(jiān)控也從普通中間格式(CIF)(352×288)轉(zhuǎn)向標(biāo)準(zhǔn)要求的D1格式(704×576)，某些工業(yè)攝像機(jī)甚至達(dá)到1280×720HD
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基于FPGA的數(shù)字秒表的設(shè)計(jì)
- 應(yīng)用VHDL語言設(shè)計(jì)數(shù)字系統(tǒng)，很多設(shè)計(jì)工作可以在計(jì)算機(jī)上完成，從而縮短了系統(tǒng)的開發(fā)時間，提高了工作效率。本文介紹一種以FPGA為核心，以VHDL為開發(fā)工具的數(shù)字秒表，并給出源程序和仿真結(jié)果。 1 系統(tǒng)設(shè)計(jì)方案 1.1 系統(tǒng)總體框圖 數(shù)字秒表主要有分頻器、計(jì)數(shù)模塊、功能控制模塊、勢能控制模塊和顯示輸出模塊組成。系統(tǒng)框圖如圖1所示。 ? 本次的設(shè)計(jì)仿真選用以EP1C6Q240芯片為核心的FPGA開發(fā)板，該開發(fā)板提供了較完善的外圍周邊電路和信號接口，并提供了一塊4位7段數(shù)碼管的擴(kuò)
- 關(guān)鍵字： FPGA
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