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Xilinx推出整體設(shè)計(jì)工具套件-ISE10.1突破性提升設(shè)計(jì)生產(chǎn)力、性能和功耗
- 2008年3月25日，北京 ——全球可編程解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)今天宣布推出其ISE® Design Suite10.1版。這一統(tǒng)一的整體解決方案為FPGA邏輯、嵌入式和DSP設(shè)計(jì)人員提供了賽靈思的整個設(shè)計(jì)工具產(chǎn)品線，其中的設(shè)計(jì)工具具有完全的互操作能力。ISE Design Suite 10.1版以平均運(yùn)行速度快兩倍的特性極大地加快了設(shè)計(jì)實(shí)施速度。因此設(shè)計(jì)人員可以在一天時間里完成多次反復(fù)設(shè)計(jì)。今天的發(fā)布另外一個重
- 關(guān)鍵字： DSP 嵌入式 FPGA
FPGA電路設(shè)計(jì)：如何應(yīng)對電源相關(guān)問題的挑戰(zhàn)
- 引言 在設(shè)計(jì)可編程門陣列(FPGA)電路時，必須極端重視電源問題，從而使最終產(chǎn)品能在所有可能的條件下無缺陷工作并處于最優(yōu)狀態(tài)。FPGA 電路電源有兩項(xiàng)需考慮的問題: FPGA 電路上電要求和電路功耗分析。這篇文章針對這兩方面的要求，討論您可能遇到的問題，以及解決方案。 目前FPGA電路設(shè)計(jì)所面臨的問題 FPGA電路通常需要多路電源輸入。為優(yōu)化開機(jī)時的電流拖曳，防止鎖死和永久性的電路損壞，同時也為了防止開機(jī)接通時的毛刺干擾和降低開機(jī)接通的功耗，這些電源輸入必須具有精確的上電序列以及正確
- 關(guān)鍵字： FPGA 電源
基于FPGA的并行可變長解碼器的實(shí)現(xiàn)技術(shù)
- 可變長編碼(VLC)是一種無損熵編碼，它廣泛應(yīng)用于多媒體信息處理等諸多領(lǐng)域。在H.261/263、MPEG1/2/3等國際標(biāo)準(zhǔn)中，VLC占有重要地位。VLC的基本思想是對一組出現(xiàn)概率各不相同的信源符號，采用不同長度的碼字表示，對出現(xiàn)概率高的信源符號采用短碼字，對出現(xiàn)概率低的信源符號采用長碼字。Huffman編碼是一種典型的VLC，其編碼碼字的平均碼長非常接近于數(shù)據(jù)壓縮的理論極限——熵。 可變長解碼(VLD)是VLC的逆過程，它從一組連續(xù)的碼流中提取出可變長碼字，并將之轉(zhuǎn)換
- 關(guān)鍵字： VLD 串行解碼 FPGA
采用FPGA協(xié)處理器優(yōu)化汽車信息娛樂和信息通信系統(tǒng)(04-100)
- 集成了數(shù)據(jù)通信，定位服務(wù)和視頻娛樂的高端汽車信息娛樂系統(tǒng)需要高性能的可編程處理技術(shù)，其最佳實(shí)現(xiàn)方法是在主流汽車信息通信系統(tǒng)構(gòu)架中集成FPGA協(xié)處理器。本文講述汽車娛樂系統(tǒng)的需求，討論主流系統(tǒng)構(gòu)架，以及FPGA協(xié)處理器是如何集成到軟硬件體系中，以滿足高性能處理、靈活性和降低成本的要求。 娛樂電子消費(fèi)已經(jīng)成為區(qū)分豪華轎車的標(biāo)志之一，推動了汽車性能的快速發(fā)展，設(shè)計(jì)者必須在性能，成本和靈活性上進(jìn)行綜合考慮。高端應(yīng)用包括衛(wèi)星電話，后座娛樂，導(dǎo)航，各種音頻回放，語音合成、識別以及其他新的應(yīng)用。 帶動汽
- 關(guān)鍵字： FPGA 汽車娛樂系統(tǒng)
FPGA基軟件無線電(04-100)
- 軟件無線電技術(shù)給正在開發(fā)無線電架構(gòu)的工程師帶來力量。編程中頻(IF)、帶寬、調(diào)制、編碼模式和其他無線電功能的能力廣泛引起注意。除了提供所有這些靈活性外，軟件無線電必須改善靈敏度，動態(tài)范圍和鄰信道抑制性能。軟件無線電仍然是無線電，但它必須比被正在替代的通常無線電執(zhí)行的更好。 現(xiàn)場可編程陣列(FPGA)技術(shù)先進(jìn)之處在于緊湊的占位空間能夠高速處理，同時也保持軟件無線電技術(shù)的靈活性和可編程性。FPGA在高速、計(jì)算密集、可重新配置應(yīng)用(FFT、FIR和其他乘法—累加運(yùn)算)中是受歡迎的。從FPG
- 關(guān)鍵字： FPGA 無線電
FPGA 電路設(shè)計(jì): 如何應(yīng)對電源相關(guān)問題的挑戰(zhàn)
- 引言 在設(shè)計(jì)可編程門陣列(FPGA)電路時，必須極端重視電源問題，從而使最終產(chǎn)品能在所有可能的條件下無缺陷工作并處于最優(yōu)狀態(tài)。FPGA 電路電源有兩項(xiàng)需考慮的問題: FPGA 電路上電要求和電路功耗分析。這篇文章針對這兩方面的要求，討論您可能遇到的問題，以及解決方案。 目前FPGA電路設(shè)計(jì)所面臨的問題 FPGA電路通常需要多路電源輸入。為優(yōu)化開機(jī)時的電流拖曳，防止鎖死和永久性的電路損壞，同時也為了防止開機(jī)接通時的毛刺干擾和降低開機(jī)接通的功耗，這些電源輸入必須具有精確的上電序列以及正確
- 關(guān)鍵字： FPGA
在FPGA中集成高速串行收發(fā)器面臨的挑戰(zhàn)(04-100)
- Altera公司對PCI Express，串行Rapid I/O和SerialLite等串行標(biāo)準(zhǔn)和協(xié)議的認(rèn)可，將促進(jìn)具有時鐘和數(shù)據(jù)恢復(fù)(CDR)功能的高速串行收發(fā)器的應(yīng)用。這些曾在4或8位ASSP中使用的收發(fā)器現(xiàn)在可以集成在高端FPGA中。帶有嵌入式收發(fā)器的FPGA占據(jù)更小的電路板空間，具有更高的靈活性和無需接口處理的兩芯片方案等優(yōu)勢，因此，采用這種FPGA對電路板設(shè)計(jì)者是很具有吸引力的選擇。 在FPGA中集成收發(fā)器使得接口電路處理工作由電路板設(shè)計(jì)者轉(zhuǎn)向芯片設(shè)計(jì)者。本文闡述在一個FPGA中集成1
- 關(guān)鍵字： Altera FPGA ASSP ASIC
FPGA到高速DRAM的接口設(shè)計(jì)(04-100)
- FPGA做為系統(tǒng)的核心元件正在更多的用于網(wǎng)絡(luò)、通信、存儲和高性能計(jì)算應(yīng)用中，在這些應(yīng)用中都需要復(fù)雜的數(shù)據(jù)處理。 所以，現(xiàn)在FPGA支持高速、外部存儲器接口是必須遵循的?，F(xiàn)在的FPGA具有直接接口各種高速存儲器件的專門特性。本文集中描述高速DRAM到FPGA的接口設(shè)計(jì)。 設(shè)計(jì)高速外部存儲器接口不是一件簡單的任務(wù)。例如，同步DRAM已發(fā)展成高性能、高密度存儲器并正在用于主機(jī)中。最新的DRAM存儲器—DDR SDRAM，DDR2和RLDRAM II支持頻率范圍達(dá)到133MHz(260
- 關(guān)鍵字： Altera FPGA DRAM
基于FPGA的液晶顯示控制器設(shè)計(jì)
- 液晶顯示器由于具有低壓、微功耗、顯示信息量大、體積小等特點(diǎn)，在移動通信終端、便攜計(jì)算機(jī)、GPS衛(wèi)星定位系統(tǒng)等領(lǐng)域有廣泛用途，成為使用量最大的顯示器件。液晶顯示控制器作為液晶驅(qū)動電路的核心部件通常由集成電路組成，通過為液晶顯示系統(tǒng)提供時序信號和顯示數(shù)據(jù)來實(shí)現(xiàn)液晶顯示。本設(shè)計(jì)是一種基于FPGA(現(xiàn)場可編程門陣列)的液晶顯示控制器。與集成電路控制器相比，F(xiàn)PGA更加靈活，可以針對小同的液晶顯示模塊更改時序信號和顯示數(shù)據(jù)。FPGA的集成度、復(fù)雜度和面積優(yōu)勢使得其日益成為一種頗具吸引力的高性價比ASIC替代方案
- 關(guān)鍵字： FPGA 液晶
基于SoC的AC'97技術(shù)硬件設(shè)計(jì)
- 引言 符合Audio Codec'97協(xié)議(簡稱AC'97，是由Intel公司提出的數(shù)字音頻處理協(xié)議)的音頻控制器不但廣泛應(yīng)用于個人電腦聲卡，并且為個人信息終端設(shè)備的SOC(如Intel的PXA250)提供音頻解決方案。本文設(shè)計(jì)的音頻控制器可為DSP內(nèi)核提供數(shù)字音頻接口。全文在介紹音頻控制器結(jié)構(gòu)的同時，著重強(qiáng)調(diào)其與內(nèi)核之間數(shù)據(jù)的協(xié)調(diào)傳輸，并給出基于FPGA實(shí)現(xiàn)SoC內(nèi)核仿真環(huán)境對音頻控制器進(jìn)行功能測試的方法。 音頻控制器的結(jié)構(gòu)和原理 AC'97系統(tǒng)由音頻編解碼器(Codec)和音頻控
- 關(guān)鍵字： 數(shù)字音頻 接口 DSP FPGA SoC 內(nèi)存
四種常用FPGA/CPLD設(shè)計(jì)思想與技巧之流水線操作
- FPGA/CPLD設(shè)計(jì)思想與技巧之流水線操作本系列討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流...
- 關(guān)鍵字： CPLD設(shè)計(jì) FPGA 流水線操作 設(shè)計(jì)思想 串并轉(zhuǎn)換 RAKE接收機(jī) 單流 設(shè)計(jì)手段 流水線設(shè)計(jì) 操作時間
四種常用FPGA/CPLD設(shè)計(jì)思想與技巧之乒乓操作
- FPGA
- 關(guān)鍵字： CPLD設(shè)計(jì) FPGA 乒乓 Xilinx Altera Lattice actel 操作 系統(tǒng)設(shè)計(jì) 思想
FPGA可滿足SMPTE視頻標(biāo)準(zhǔn)對更高速率的需求
- 主題：FPGA可滿足SMPTE視頻標(biāo)準(zhǔn)對更高速率的需求SMPTE又制定了通常稱為SMPTE292M的標(biāo)準(zhǔn)，支持非壓縮的HDTV視...
- 關(guān)鍵字： SMPTE FPGA 視頻格式 視頻轉(zhuǎn)換 速率 串行傳輸 數(shù)字電影標(biāo)準(zhǔn) HD 模擬音頻 視頻內(nèi)容
FPGA在多制式視頻轉(zhuǎn)換系統(tǒng)中的應(yīng)用
- FPGA
- 關(guān)鍵字： FPGA 視頻轉(zhuǎn)換 多制式 Xilinx Altera Lattice CPLD actel 系統(tǒng)設(shè)計(jì) kinsen
在Virtex-5 FPGA中使用CRC硬模塊
- 數(shù)據(jù)損壞是與數(shù)據(jù)傳輸和存儲有關(guān)的首要問題。只要是在通道上傳輸數(shù)據(jù)，就總會有出現(xiàn)某些錯誤的有限概率。 關(guān)鍵是接收模塊要能區(qū)分無錯消息和有錯消息。檢錯有多種方法，其中大多數(shù)都是專門為此目的引入冗余位。數(shù)據(jù)通信中常用的檢錯方法包括奇偶碼、漢明碼和循環(huán)冗余校驗(yàn)(CRC)，其中CRC使用最廣泛。 CRC根據(jù)一個給定的數(shù)據(jù)位組算出，然后在傳輸或存儲之前附加到數(shù)據(jù)幀尾部。接收或檢索到幀后，對其內(nèi)容重新計(jì)算CRC，以此來驗(yàn)證其有效性，確保數(shù)據(jù)無誤。 本文簡述CRC計(jì)算所依據(jù)的原理，并且探討用線性反饋
- 關(guān)鍵字： FPGA
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