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FPGA設(shè)計(jì)開(kāi)發(fā)軟件Quartus II的使用技巧之：典型實(shí)例-SignalTap II功能演示

本節(jié)旨在通過(guò)給定的工程實(shí)例——“正弦波發(fā)生器”來(lái)熟悉Altera Quartus II高級(jí)調(diào)試功能SignalTap II和Intent Memory Content Editor的使用方法。同時(shí)使用基于Altera FPGA的開(kāi)發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證，完成工程設(shè)計(jì)的硬件實(shí)現(xiàn)。在本節(jié)中，將主要講解下面知識(shí)點(diǎn)。
關(guān)鍵字： QuartusII SignalTapII FPGA

FPGA設(shè)計(jì)開(kāi)發(fā)軟件Quartus II的使用技巧之：典型實(shí)例-LogicLock功能演示

本節(jié)旨在通過(guò)Quartus軟件自帶的工程實(shí)例——“l(fā)ockmult”來(lái)熟悉Altera Quartus II邏輯鎖定功能LogicLock的使用方法。在本節(jié)中，將主要講解下面知識(shí)點(diǎn)。
關(guān)鍵字： QuartusII LogicLock FPGA

FPGA系統(tǒng)設(shè)計(jì)的仿真驗(yàn)證之： FPGA設(shè)計(jì)仿真驗(yàn)證的原理和方法

嚴(yán)格來(lái)講，F(xiàn)PGA設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。
關(guān)鍵字：仿真驗(yàn)證 ModelSim FPGA CompilerII FoundationSeries Quartus

FPGA系統(tǒng)設(shè)計(jì)的仿真驗(yàn)證之：功能仿真和時(shí)序仿真的區(qū)別和實(shí)現(xiàn)方法

這里我們使用一個(gè)波形發(fā)生器作為例子，來(lái)說(shuō)明如何使用Modelsim對(duì)Quartus II生成的IP Core和相應(yīng)的HDL文件進(jìn)行功能仿真和時(shí)序仿真。這個(gè)例子里面使用到了由Quartus II生成的一個(gè)片上ROM存儲(chǔ)單元。這種存儲(chǔ)單元和RAM一樣，都是基本的FPGA片上存儲(chǔ)單元，在以后的設(shè)計(jì)里面會(huì)經(jīng)常使用到。
關(guān)鍵字：仿真驗(yàn)證功能仿真 FPGA 時(shí)序仿真

FPGA系統(tǒng)設(shè)計(jì)的仿真驗(yàn)證之：仿真測(cè)試文件（Testbench）的設(shè)計(jì)方法

隨著設(shè)計(jì)量和復(fù)雜度的不斷增加，數(shù)字設(shè)計(jì)驗(yàn)證變得越來(lái)越難，所消耗的成本也越來(lái)越高。面對(duì)這種挑戰(zhàn)，驗(yàn)證工程師必須依靠相應(yīng)的驗(yàn)證工具和方法才行。對(duì)于大型的設(shè)計(jì)，比如上百萬(wàn)門(mén)的設(shè)計(jì)驗(yàn)證，工程師必須使用一整套規(guī)范的驗(yàn)證工具；而對(duì)于較小的設(shè)計(jì)，使用具有HDL testbench的仿真器是一個(gè)不錯(cuò)的選擇。
關(guān)鍵字：仿真驗(yàn)證仿真測(cè)試文件 FPGA Testbench

FPGA設(shè)計(jì)開(kāi)發(fā)軟件Quartus II的使用技巧之：創(chuàng)建工程設(shè)計(jì)文件

Quartus II軟件將工程信息存儲(chǔ)在Quartus II工程配置文件中，如表5.1所示。它包含有關(guān)Quartus II工程的所有信息，包括設(shè)計(jì)文件、波形文件、SignalTap? II文件、內(nèi)存初始化文件以及構(gòu)成工程的編譯器、仿真器和軟件構(gòu)建設(shè)置。
關(guān)鍵字： QuartusII 編譯器 FPGA 仿真器

FPGA設(shè)計(jì)開(kāi)發(fā)軟件Quartus II的使用技巧之：Quartus II軟件基礎(chǔ)介紹

Quartus II設(shè)計(jì)軟件是Altera提供的完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng)（SOPC）提供全面的設(shè)計(jì)環(huán)境。Quartus II軟件含有FPGA和CPLD設(shè)計(jì)所有階段的解決方案。
關(guān)鍵字： QuartusII Max+PlusII FPGA

硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：使用函數(shù)實(shí)現(xiàn)簡(jiǎn)單的處理器

本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)簡(jiǎn)單8位處理器，可以實(shí)現(xiàn)兩個(gè)8位操作數(shù)的4種操作。在設(shè)計(jì)過(guò)程中，使用了函數(shù)調(diào)用的設(shè)計(jì)方法。
關(guān)鍵字： VerilogHDL 函數(shù) 處理器 FPGA

硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：自動(dòng)轉(zhuǎn)換量程頻率計(jì)控制器

本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)可自動(dòng)轉(zhuǎn)換量程的頻率計(jì)控制器。在設(shè)計(jì)過(guò)程中，使用了狀態(tài)機(jī)的設(shè)計(jì)方法，讀者可根據(jù)綜合實(shí)例6的流程將本實(shí)例的語(yǔ)言設(shè)計(jì)模塊添加到自己的工程中。
關(guān)鍵字： VerilogHDL 頻率計(jì)控制器 FPGA

硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：典型實(shí)例-狀態(tài)機(jī)應(yīng)用

狀態(tài)機(jī)設(shè)計(jì)是HDL設(shè)計(jì)里面的精華，幾乎所有的設(shè)計(jì)里面都或多或少地使用了狀態(tài)機(jī)的思想。狀態(tài)機(jī)，顧名思義，就是一系列狀態(tài)組成的一個(gè)循環(huán)機(jī)制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語(yǔ)言，同時(shí)具有特定風(fēng)格的狀態(tài)機(jī)也能提高程序的可讀性和調(diào)試性。
關(guān)鍵字： VerilogHDL 狀態(tài)機(jī) FPGA

硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)風(fēng)格

用always塊設(shè)計(jì)純組合邏輯電路時(shí)，在生成組合邏輯的always塊中，參與賦值的所有信號(hào)都必須有明確的值，即在賦值表達(dá)式右端參與賦值的信號(hào)都必需在always @(敏感電平列表)中列出。
關(guān)鍵字： VerilogHDL 邏輯綜合 FPGA

Verilog HDL基礎(chǔ)之：實(shí)例5 交通燈控制器

本實(shí)例通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。
關(guān)鍵字： VerilogHDL 華清遠(yuǎn)見(jiàn) FPGA 交通燈控制器

FPGA最小系統(tǒng)之：實(shí)例1 在Altera的FPGA開(kāi)發(fā)板上運(yùn)行第一個(gè)FPGA程序

本節(jié)旨在通過(guò)給定的工程實(shí)例——“蜂鳴器播放梁祝音樂(lè)”來(lái)熟悉Altera Quartus II軟件的基本操作、設(shè)計(jì)、編譯及仿真流程。同時(shí)使用基于Altera FPGA的開(kāi)發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證，完成工程設(shè)計(jì)的硬件實(shí)現(xiàn)，熟悉Altera FPGA開(kāi)發(fā)板的使用及配置方式。
關(guān)鍵字： Cyclone Altera FPGA QuartusII FPGA最小系統(tǒng)

FPGA最小系統(tǒng)之：硬件系統(tǒng)的調(diào)試方法

隨著FPGA芯片的密度和性能不斷提高，調(diào)試的復(fù)雜程度也越來(lái)越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時(shí)要遵循一定的原則和技巧，才能減少調(diào)試時(shí)間，避免誤操作損壞電路。
關(guān)鍵字： BGA封裝 ASRAM FPGA QuartusII FPGA最小系統(tǒng)

FPGA最小系統(tǒng)之：硬件系統(tǒng)的設(shè)計(jì)技巧

FPGA的硬件設(shè)計(jì)不同于DSP和ARM系統(tǒng)，比較靈活和自由。只要設(shè)計(jì)好專(zhuān)用管腳的電路，通用I/O的連接可以自己定義。因此，F(xiàn)PGA的電路設(shè)計(jì)中會(huì)有一些特殊的技巧可以參考。
關(guān)鍵字： EP1C6Q240 Altera EP1C12Q240 FPGA SDRAM FPGA最小系統(tǒng)

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開(kāi)關(guān)電源設(shè)計(jì)的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計(jì)與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計(jì)與實(shí)現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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