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基于FPGA的Canny算法的硬件加速設(shè)計(jì)
- 由于Canny算法自身的復(fù)雜性，使得其做邊緣檢測的處理時(shí)間較長。針對這個(gè)問題，提出和實(shí)現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計(jì)是以FPGA為硬件基礎(chǔ)，并采用了流水線技術(shù)來對系統(tǒng)的結(jié)構(gòu)改進(jìn)和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理，并對統(tǒng)計(jì)時(shí)間對比分析。結(jié)果表明經(jīng)過加速改進(jìn)的系統(tǒng)相對節(jié)約了處理時(shí)間，并能實(shí)時(shí)高效地處理復(fù)雜圖像的邊緣。
- 關(guān)鍵字： 流水線技術(shù) 圖像處理 FPGA
一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現(xiàn)
- 現(xiàn)場可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時(shí)刻實(shí)現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對FPGA程序進(jìn)行加密存儲(chǔ)、動(dòng)態(tài)升級。這里根據(jù)應(yīng)用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
- 關(guān)鍵字： 動(dòng)態(tài)配置 FPGA CPLD
針對FPGA優(yōu)化的高分辨率時(shí)間數(shù)字轉(zhuǎn)換陣列電路
- 介紹一種針對FPGA優(yōu)化的時(shí)間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對全局時(shí)鐘進(jìn)行倍頻與移相，通過時(shí)鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時(shí)間數(shù)字轉(zhuǎn)換的功能。
- 關(guān)鍵字： 時(shí)間數(shù)字轉(zhuǎn)換 鎖相環(huán) FPGA
多項(xiàng)式擬合在log-add算法單元中的應(yīng)用及其FPGA實(shí)現(xiàn)
- 綜合考慮面積和速度等因素，采用一次多項(xiàng)式擬合實(shí)現(xiàn)了簡單快速的log-add算法單元。實(shí)驗(yàn)結(jié)果表明，在相同的精度要求下，其FPGA實(shí)現(xiàn)資源占用合理，硬件開銷好于其他次數(shù)的多項(xiàng)式擬合實(shí)現(xiàn)方案。
- 關(guān)鍵字： log-add算法單元 多項(xiàng)式擬合 FPGA
Canny算法的改進(jìn)及FPGA實(shí)現(xiàn)
- 通過對傳統(tǒng)Canny邊緣檢測算法的分析提出了相應(yīng)的改進(jìn)方法。通過模板代替卷積、適當(dāng)?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實(shí)現(xiàn)。
- 關(guān)鍵字： Canny邊緣檢測算法 卷積 FPGA
基于FPGA的三相PWM發(fā)生器
- 介紹了基于FPGA設(shè)計(jì)的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點(diǎn),可應(yīng)用于交流電機(jī)驅(qū)動(dòng)用的三相電壓源逆變器。實(shí)驗(yàn)結(jié)果驗(yàn)證了本設(shè)計(jì)的有效性。
- 關(guān)鍵字： PWM發(fā)生器 三相逆變器 FPGA
基于Java平臺(tái)的FPGA嵌入式系統(tǒng)設(shè)計(jì)
- 傳統(tǒng)的嵌入式產(chǎn)品只能實(shí)現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應(yīng)用需求。為解決這個(gè)問題，本文設(shè)計(jì)并實(shí)現(xiàn)了一種使用Java作為軟件平臺(tái)的基于FPGA的可編程嵌入式系統(tǒng)，以實(shí)現(xiàn)系統(tǒng)對多種本地應(yīng)用和網(wǎng)絡(luò)的支持。
- 關(guān)鍵字： Java平臺(tái) JNI FPGA
基于FPGA的雙振蕩電路定時(shí)器設(shè)計(jì)
- 考慮沖擊環(huán)境下定時(shí)器會(huì)遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設(shè)計(jì)的雙振蕩定時(shí)器。此定時(shí)器能有效地解決爆破作業(yè)中延時(shí)雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時(shí)序比集成芯片更加容易控制。在FPGA實(shí)現(xiàn),該設(shè)計(jì)的定時(shí)精度達(dá)到納秒級,很好地滿足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡單、成本低、可靠性高、精度高等優(yōu)點(diǎn)。
- 關(guān)鍵字： 定時(shí)器 納秒級 FPGA
獨(dú)立式多分辨率VGA/DVI壓縮存儲(chǔ)系統(tǒng)
- 一種獨(dú)立式多分辨率VGA/DVI壓縮存儲(chǔ)系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時(shí)支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲(chǔ)。在100 MHz時(shí)鐘頻率下，系統(tǒng)可以對圖像SXGA和UXGA實(shí)時(shí)壓縮為(25幀/s)和(17幀/s)。實(shí)驗(yàn)表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標(biāo)準(zhǔn)近似，PSNR值優(yōu)于JPEG標(biāo)準(zhǔn)。
- 關(guān)鍵字： VGA/DVI壓縮存儲(chǔ)系統(tǒng) 圖像壓縮 FPGA
SAR高速海量數(shù)據(jù)存儲(chǔ)與回放系統(tǒng)設(shè)計(jì)
- 為了解決SAR匹配成像數(shù)據(jù)以及合成孔徑雷達(dá)中頻采樣后高速海量數(shù)據(jù)的存儲(chǔ)問題，介紹了一種基于FPGA控制的NAND Flash數(shù)據(jù)存儲(chǔ)及回放系統(tǒng)設(shè)計(jì)方案。實(shí)驗(yàn)證明,該系統(tǒng)能以3 Gb/s碼流實(shí)時(shí)存儲(chǔ)數(shù)據(jù)具有強(qiáng)實(shí)時(shí)性，且性能穩(wěn)定，有很好的工程使用價(jià)值。
- 關(guān)鍵字： 合成孔徑雷達(dá) 海量數(shù)據(jù)存儲(chǔ) FPGA
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