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Altera MAX10: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現組合邏輯。====硬件說明====組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。====Verilog代碼=
- 關鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
Lattice MXO2: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現組合邏輯。硬件說明組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。Verilog代碼// *****
- 關鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
Altera MAX10: 點亮RGB三色燈
- 在這個實驗里我們將學習控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產生8種顏色。====Verilog代碼=
- 關鍵字： 三色RGBLED FPGA Lattice Diamond 小腳丫
Lattice MXO2: 點亮RGB三色燈
- 在這個實驗里我們將學習控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產生8種顏色。Verilog代碼// ******
- 關鍵字： 三色RGBLED FPGA Lattice Diamond 小腳丫
Altera MAX10: 點亮LED燈
- 恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學習FPGA的設計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學習。請先準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關，會經常用到這些文檔。你還必須先安裝好Quartus Prime設計工具，這是用小腳丫STEP-MAX10必須用到的。 硬件說明STEP-MAX10開發(fā)板雖然很小巧，上面也集成了不少外設，在本實驗里我們就看看如何用FPGA控制簡單外設，如何用按鍵或者開關控制LED的亮和
- 關鍵字： LED FPGA Lattice Diamond 小腳丫
Lattice MXO2: 點亮LED燈
- 恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學習FPGA的設計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學習。請先到云盤準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關，會經常用到這些文檔。你還必須先安裝好Diamond設計工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧，上面也集成了不少外設，在本實驗里我們就看看如何用FPGA控制簡單外設，如何用按鍵或者開關控制LED的亮和滅。這是開
- 關鍵字： LED FPGA Lattice Diamond 小腳丫
實驗22 4位串行累加器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實現累加器的原理及實現方法實驗任務設計一個4位串行累加器，電路原理框圖如圖所示，在開關K處設置串行輸入數據，在CP端輸入8個脈沖，將完成一次，兩個四位串行數據的相加，結果存D-A中。實驗原理根據上述電路框圖，可以分割系統任務。累加器是一個具有特殊功能的二進制寄存器，可以存放計算產生的中間結果，省去了計算單元的讀取操作，能加快計算單
- 關鍵字： 累加器 FPGA Lattice Diamond Verilog HDL
實驗21：智力競賽搶答器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握搶答器原理；（3）學習用Verilog HDL描述方法描述搶答器。實驗任務本實驗的任務是設計一個智力競賽搶答器，帶復位和主持人控制功能。一共4組選手，用開關k1,k2,k3,k4表示主持人復位開始搶答，獲得搶答的選手顯示對應led，答題時間超過30秒報警每位選手初始分數5分（RESET復位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分數顯示在數碼管實驗原理根據搶答器的功能，
- 關鍵字： 搶答器 FPGA Lattice Diamond Verilog HDL
實驗20：步進電機2
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進電機技術與實現方法；（3）學習用Verilog HDL行為描述方法描述步進電機。實驗任務本實驗的任務設計一個步進電機運行控制電路，A、B、C、D分別表示步進電機的四相繞組，步進電機按四相四拍的方式運行。如要求電機正傳時，控制端T＝1，電機的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機反傳時，控制端T＝0，電機的四相繞組的通電順序為AC—CB—BD—DA—AC……。實驗原理為了
- 關鍵字： 步進電機 FPGA Lattice Diamond Verilog HDL
FPGA 江湖，山雨欲來
- 前不久，英特爾通過官網宣布將負責開發(fā)英特爾的 Agilex、Stratix 和其他 FPGA 產品的可編程解決方案部門（PSG）剝離，作為獨立業(yè)務運營，目標是在兩到三年后 IPO 中出售部分業(yè)務。當英特爾正式宣布分拆 FPGA 業(yè)務時，FPGA 江湖的風又開始飛揚。FPGA 江湖之爭FPGA 起源FPGA（現場可編程門陣列）是可重構的計算機芯片，可以通過編程實現任何數字硬件電路。FPGA 可以在制造后重新編程以模擬數字電路，非常適合在批量生產前制作新功能的原型，或者服務于對于定制芯片來說不經濟的罕見用例。
- 關鍵字： FPGA
實驗19：步進電機1
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握步進電機的原理和設計方法；（3）學習用Verilog HDL描述一個步進電機電路。實驗任務本實驗的任務是設計控制四相繞組的步進電機電機正轉、反轉、停止的控制電路。要求如下：電機運轉規(guī)律為：正轉30s→停10s→反轉30s→停10s→正轉30s……實驗原理步進電機是將電脈沖信號轉變?yōu)榻俏灰苹蚓€位移的開環(huán)控制元步進電機件。當電流流過定子繞組時，定子繞組產生一矢量磁場。該磁場會帶動轉子旋轉一角度，使得轉
- 關鍵字： 步進電機 FPGA Lattice Diamond Verilog HDL
實驗18：秒表計數器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握計數器原理；（3）掌握用Verilog HDL數據流和行為級描述寄存器單元的方法。實驗任務設計簡單秒表(60進制），并要求帶啟動、復位、暫停功能。實驗原理如下所示，秒表（60進制）即顯示從00到59循環(huán)跳轉計數。并且通過開關設置，達到復位至00，任意時刻暫停和啟動的功能。我們通過將開發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計時頻率，實現秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計時。通過
- 關鍵字： 秒表計數器 FPGA Lattice Diamond Verilog HDL
實驗17：分頻器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握分頻器原理；（3）學習用Verilog HDL行為級描述時序邏輯電路。實驗任務設計一個任意整數分頻器。實驗原理時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現任意整數的分頻器，分頻
- 關鍵字： 分頻器 FPGA Lattice Diamond Verilog HDL
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歡迎您創(chuàng)建該詞條，闡述對fpga soc的理解，并與今后在此搜索fpga soc的朋友們分享。 創(chuàng)建詞條
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