FPGA/CPLD設(shè)計思想與技巧, 本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧:乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化,都是FPGA/CPLD邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn),合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作中取得事半功倍的效果?!?/li>
關(guān)鍵字:
技巧 設(shè)計思想 FPGA/CPLD
基于MCU和DSP的步進(jìn)電機(jī)控制技術(shù),步進(jìn)電機(jī)也叫步進(jìn)器,它利用電磁學(xué)原理,將電能轉(zhuǎn)換為機(jī)械能,人們早在20世紀(jì)20年代就開始使用這種電機(jī)。隨著嵌入式系統(tǒng)(例如打印機(jī)、磁盤驅(qū)動器、玩具、雨刷、震動尋呼機(jī)、機(jī)械手臂和錄像機(jī)等)的日益流行,步進(jìn)電機(jī)
關(guān)鍵字:
MCU DSP
摘要:提出了一種基于FPGA 的數(shù)字幅頻均衡功率放大器的設(shè)計方案。系統(tǒng)在完成基于AD620前級小信號放大電路設(shè)計的基礎(chǔ)上,分析了阻帶網(wǎng)絡(luò)的幅頻特性;結(jié)合分析結(jié)果與FIR 濾波算法給出了相應(yīng)的濾波器組成方案。后級功
關(guān)鍵字:
FPGA 數(shù)字 幅頻均衡 方案
摘要:現(xiàn)代測試領(lǐng)城中,經(jīng)常需要信號發(fā)生器提供多種多樣的的測試信號去檢驗實際電路中存在的設(shè)計問題。傳統(tǒng)的信號發(fā)生器多采用模擬電路搭建。以正弦波信號發(fā)生器為例,結(jié)合DDS直接數(shù)字合成技術(shù),基于FPGA設(shè)計其他外圍
關(guān)鍵字:
FPGA 正弦波信號 發(fā)生器
多相濾波是實現(xiàn)數(shù)字下變頻及數(shù)字相干檢波的關(guān)鍵技術(shù),是雷達(dá)、聲納和通信等系統(tǒng)中為數(shù)字信號處理提供高質(zhì)量的正交信號的有效手段。文中討論了多相濾波的基本原理,給出了采用多相濾波的方法對中頻帶限信號處理的仿真分析,并結(jié)合一款脈沖壓縮雷達(dá)中頻數(shù)字化接收機(jī)的實現(xiàn)方案進(jìn)行工程驗證,結(jié)果表明,在技術(shù)指標(biāo)上可有效克服正交通道不一致問題,具有較高的應(yīng)用價值。
關(guān)鍵字:
FPGA 多相濾波 數(shù)字 相干檢波
基于DSP的1553B總線系統(tǒng)設(shè)計與實現(xiàn),摘要:在研究1553B總線協(xié)議特點的基礎(chǔ)上,提出了一種基于DSP的1553B總線接口設(shè)計方案.詳細(xì)描述了硬件電路的實現(xiàn)及軟件驅(qū)動程序的編寫。在電路中采用DSPTMS320F2812為核心處理單元。BU-64843為1553B協(xié)議執(zhí)行元件,采
關(guān)鍵字:
DSP FPGA
基于ARM7和CPLD的數(shù)字公交站亭系統(tǒng)設(shè)計, 摘要:提出了一種基于ARM7 和CPLD 架構(gòu)的數(shù)字公交站亭系統(tǒng)。系統(tǒng)通過GPRS 模塊與公交控制中心實時通信,使用CA 認(rèn)證保證通信的安全性,采用兩塊SRAM 組成具有“乒乓邏輯”的高速緩存確保顯示數(shù)據(jù)的連續(xù)性
關(guān)鍵字:
ARM DSP CPLD
基于FPGA的音樂播放控制電路設(shè)計, 隨著電子技術(shù)發(fā)展,電子電路的形式趨向復(fù)雜化,面對這一狀況,人們已經(jīng)清醒地認(rèn)識到,要分析和設(shè)計復(fù)雜的電子系統(tǒng)人工的方法已不適用。依靠傳統(tǒng)的實驗教學(xué)已遠(yuǎn)不能滿足社會對高新技術(shù)人才的培養(yǎng)需要。本文就一個
關(guān)鍵字:
控制 電路設(shè)計 播放 音樂 FPGA 基于
基于FMC標(biāo)準(zhǔn)的FPGA夾層卡I/O設(shè)計, 面對似乎層出不窮的新 I/O 標(biāo)準(zhǔn),目前嵌入式系統(tǒng)設(shè)計人員繼續(xù)依靠 FPGA 來部署系統(tǒng)日益重要的外部 I/O 接口,這點絲毫不足為奇。FPGA 可提供大量可配置的 I/O,能在適當(dāng) IP 基礎(chǔ)上支持幾乎無限多種高度復(fù)雜的 I/O
關(guān)鍵字:
I/O 設(shè)計 夾層 FPGA FMC 標(biāo)準(zhǔn) 基于
采用90nm工藝制造的DDR3 SDRAM存儲器架構(gòu)支持總線速率為600 Mbps-1.6 Gbps (300-800 MHz)的高帶寬,工作電壓低至1.5V,因此功耗小,存儲密度更可高達(dá)2Gbits。該架構(gòu)無疑速度更快,容量更大,單位比特的功耗更低,但問
關(guān)鍵字:
SDRAM FPGA DDR3 存儲器
摘 要: 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計了一個適用于寬帶數(shù)字接收機(jī)的帶寬可變的數(shù)字下變頻器(VB-DDC)。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點,實現(xiàn)了對輸入中頻信號的高效高速處理,同
關(guān)鍵字:
FPGA 寬帶數(shù)字 接收機(jī) 帶寬
隨著通信協(xié)議的發(fā)展及多樣化,協(xié)議處理部分PE在硬件轉(zhuǎn)發(fā)實現(xiàn)方面,普遍采用現(xiàn)有的商用芯片NP(Network Processor,網(wǎng)絡(luò)處理器)來完成,流量管理部分需要根據(jù)系統(tǒng)的需要進(jìn)行定制或采用商用芯片來完成。在很多情況下NP
關(guān)鍵字:
FPGA Core 定制
基于閃爍存儲器的DSP并行引導(dǎo)裝載方法,TMS3.0VC5409 是TI公司推出的第一代的高性能、低價位、低功耗數(shù)字信號處理器(DSP)。與現(xiàn)在流行的TMS320C5409相比,性能提高了60%,功耗效率提高了 50%。它的應(yīng)用對象大多是要求能脫機(jī)運(yùn)行的內(nèi)嵌式系統(tǒng),如機(jī)頂盒(
關(guān)鍵字:
引導(dǎo) 裝載 方法 并行 DSP 閃爍 存儲器 基于
DSP在交流異步電動機(jī)變頻調(diào)速中的應(yīng)用, 目前交流調(diào)速電氣傳動已經(jīng)成為電氣調(diào)速傳動的主流。隨著現(xiàn)代交流電機(jī)調(diào)速控制理論的發(fā)展和電力電子裝置功能的完善,特別是微型計算機(jī)及大規(guī)模集成電路的發(fā)展,交流電機(jī)調(diào)速取得了突破性的進(jìn)展?! 『銐侯l比(U/F=常
關(guān)鍵字:
應(yīng)用 變頻調(diào)速 異步電動機(jī) 交流 DSP
fpga+dsp介紹
您好,目前還沒有人創(chuàng)建詞條fpga+dsp!
歡迎您創(chuàng)建該詞條,闡述對fpga+dsp的理解,并與今后在此搜索fpga+dsp的朋友們分享。
創(chuàng)建詞條