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免費的 I/O：改進 FPGA 時鐘分配控制(圖)
- 同步數(shù)字系統(tǒng)中的時鐘信號(如遠程通信中使用的)為系統(tǒng)中的數(shù)據(jù)傳送定義了時間基準。一個時鐘分配網(wǎng)絡由多個時鐘信號組成，由一個點將所有信號分配給需要時鐘信號的所有組件。因為時鐘信號執(zhí)行關鍵的系統(tǒng)功能，很顯然應給予更多的關注，不僅在時鐘的特性(即偏移和抖動)方面，還有那些組成時鐘分配網(wǎng)絡的組件。 FPGA開發(fā)團隊不斷面臨過于繁瑣、復雜的時鐘網(wǎng)絡的挑戰(zhàn)。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設計更改的需要，迫使設計人員重新審視時鐘網(wǎng)絡。本文將探討FPGA時鐘分配控制方面的挑戰(zhàn)
- 關鍵字： FPGA 時鐘
基于FPGA的時鐘頻率同步設計與應用
- 網(wǎng)絡化運動控制是未來運動控制的發(fā)展趨勢，隨著高速加工技術的發(fā)展，對網(wǎng)絡節(jié)點間的時間同步精度提出了更高的要求。如造紙機械，運行速度為1 500～1 800m/min，同步運行的電機之間1μs的時間同步誤差將造成30 μm的運動誤差。高速加工中心中加工速度為120 m/min時，伺服電機之間1μs的時間同步誤差，將造成2 μm的加工誤差，影響了加工精度的提高。 分布式網(wǎng)絡中節(jié)點的時鐘通常是采用晶振+計數(shù)器的方式來實現(xiàn)，由于晶振本身的精度以及穩(wěn)定性問題，造成了時間運行的誤差。時
- 關鍵字： FPGA 時鐘頻率
第二代串行 RapidIO 和低成本、低功耗的 FPGA(圖)
- 隨著諸如無線、有線和醫(yī)療/圖像處理應用的帶寬需求不斷提高，設計師們必須依賴必要的工具集來獲得其所需的實時信號處理功能。在無線領域，例如現(xiàn)有的3G 網(wǎng)絡覆蓋，如HSPA+和EV-DO(即3G+)以及現(xiàn)在新興的4G部署，主要的關注焦點在于數(shù)據(jù)吞吐量和回傳的要求。它們要能夠支持迅速增長的用戶群，以及使用這些技術實現(xiàn)的無數(shù)視頻和數(shù)據(jù)應用。因此就需要高速處理能力，以及同樣重要的高度可靠、高吞吐量和低延遲的接口協(xié)議，來支持這些應用中所必需的各種DSP(DSP farm)、協(xié)同處理和橋接應用的需要。并且與大多數(shù)系統(tǒng)
- 關鍵字： FPGA RapidIO
FPGA在TD-SCDMA通用開發(fā)平臺中的應用
- 摘要：隨著FPGA容量、功能以及可靠性的不斷提高，采用FPGA設計數(shù)字電路已經(jīng)成為數(shù)字電路系統(tǒng)領域的主要設計方式。在以DSP為主處理器，F(xiàn)PGA為協(xié)處理器，基于“軟件無線電”技術的TD-SCDMA通用開發(fā)平臺中，成功地采用FPGA完成一系列數(shù)據(jù)量大、重復性強、速度要求高的數(shù)字信號處理運算和相關數(shù)據(jù)接口。在這種平臺中采用不同的軟件，便可以對TD-SCDMA協(xié)議棧軟件、物理層軟件、手機芯片和移動終端等相關產(chǎn)品進行測試驗證，具有很好的市場前景。 隨著微電子技術的飛速
- 關鍵字： FPGA TD-SCDMA
使用FPGA的高動態(tài)范圍圖像信號處理
- 視頻圖像信號處理(ISP)從模擬信號時代發(fā)展而來，已經(jīng)經(jīng)歷了很長一段時期。今天，數(shù)字信號處理實現(xiàn)了可以在位級進行圖像數(shù)據(jù)處理，為圖像質(zhì)量提供了前所未有的控制。數(shù)字信號處理顯然不等同于數(shù)字信號處理器或DSP。雖然DSP已經(jīng)被廣泛用于視頻圖像信號處理的數(shù)字領域，ISP可以由各種處理器件實現(xiàn)，如DSP、ASIC、ASSP和越來越多的現(xiàn)場可編程門陣列，即FPGA。 為什么使用FPGA? 有幾個原因推動了FPGA的日益普及。這些原因中的兩個反映了安防攝像機的最新趨勢，大大增加了需要處理的
- 關鍵字： FPGA 圖像信號
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