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EEPW首頁 >> 主題列表 >> fpga：quartusⅡ

fpga：quartusⅡ 文章進入fpga：quartusⅡ技術(shù)社區(qū)

基于FPGA的DDS IP核設(shè)計

摘要：以Altera公司的QuartusⅡ7．2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟
關(guān)鍵字： FPGA DDS IP核

FPGA/CPLD中常見模塊設(shè)計精華集錦（一）

一、智能全數(shù)字鎖相環(huán)的設(shè)計　　1 引言　　數(shù)字鎖相環(huán)路已在數(shù)字通信、無線電電子學(xué)及電力系統(tǒng)自動化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整
關(guān)鍵字： FPGA CPLD 模塊設(shè)計集錦

基于FPGA的數(shù)字激光自動功率控制系統(tǒng)設(shè)計

摘要：半導(dǎo)體激光器的自動功率控制是解決激光器閾值漂移的重要手段，本文設(shè)計了一個基于FPGA的數(shù)字激光自動功率控制系統(tǒng)，該控制系統(tǒng)主要由光電檢測、A／D轉(zhuǎn)換、SOC控制、APC判定、PWM反饋輸出及低通濾波幾個部分組成
關(guān)鍵字： FPGA 數(shù)字激光自動功率控制系統(tǒng)設(shè)計

基于遺傳算法的組合邏輯電路設(shè)計的FPGA實現(xiàn)

摘要：基于遺傳算法的組合邏輯電路的自動設(shè)計，依據(jù)給出的真值表，利用遺傳算法自動生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實現(xiàn)的方法在速度上往往受到本質(zhì)是串行計算的計算機制約，因
關(guān)鍵字： FPGA 算法電路設(shè)計組合邏輯

基于ARM和FPGA的靶場破片測速系統(tǒng)的設(shè)計

破片速度是戰(zhàn)斗部爆炸效能*估的一個重要參數(shù)。傳統(tǒng)的靶場破片測速系統(tǒng)多使用多路數(shù)據(jù)采集卡設(shè)置好的參數(shù)現(xiàn)場采集標(biāo)靶的試驗波形，試驗完成后再交由計算機進行后期處理和解讀以獲取破片速度等參數(shù)。但隨著軍事科技的日
關(guān)鍵字： FPGA ARM 靶場破片測速系統(tǒng)

Altera發(fā)布最新版Quartus II開發(fā)軟件

Altera公司(Nasdaq: ALTR)日前發(fā)布業(yè)界成熟可靠的最新版Quartus? II開發(fā)軟件——對于FPGA設(shè)計，性能和效能在業(yè)界首屈一指的軟件。Quartus II軟件12.0版進一步提高了用戶的效能和性能優(yōu)勢，例如，對于高性能28-nm設(shè)計，編譯時間縮短了4倍。其他更新包括擴展28-nm器件支持，初次支持Altera SoC FPGA，增強Qsys系統(tǒng)集成和DSP Builder工具，以及經(jīng)過改進的知識產(chǎn)權(quán)(IP)內(nèi)核等。
關(guān)鍵字： Altera FPGA Quartus

Xilinx攜手科通啟動Zynq-7000 EPP全國6地巡回專題研討會

自賽靈思Zynq?-7000 EPP系列平臺發(fā)布以來，其強大靈活的處理能力便受到廣大嵌入式工程師的矚目，為了早日將這一創(chuàng)新產(chǎn)品引入本土設(shè)計，科通集團現(xiàn)正式宣布聯(lián)手All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX)聯(lián)合宣布將在全國六大城市舉辦“2012年賽靈思&科通全球首款可擴展處理平臺—Zynq?-7000系列專題研討會”。6月 19日該研討會將從武漢拉開帷幕，之后覆蓋上海、北京、成都、深圳、廣州。
關(guān)鍵字：賽靈思 FPGA Zynq-7000

基于C語言在FPGA上實現(xiàn)DSP的解決方案

基于C語言在FPGA上實現(xiàn)DSP的解決方案,硬件設(shè)計者已經(jīng)開始在高性能DSP的設(shè)計中采用FPGA技術(shù)，因為它可以提供比基于PC或者單片機的解決方法快上10-100倍的運算量。以前，對硬件設(shè)計不熟悉的軟件開發(fā)者們很難發(fā)揮出FPGA的優(yōu)勢，而如今基于C語言的方法可以讓
關(guān)鍵字： DSP 解決方案實現(xiàn) FPGA 語言基于

使用LabVIEW FPGA模塊設(shè)計IP核

對于利用LabVIEW FPGA實現(xiàn)RIO目標(biāo)平臺上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴展的代碼模塊?；谝呀?jīng)驗證的設(shè)計進行代碼模塊開發(fā)，將使現(xiàn)有IP在未來應(yīng)
關(guān)鍵字： LabVIEW FPGA IP核模塊設(shè)計

解析基于FPGA的智能控制器設(shè)計及測試方法

1引言隨著市場需求的增長，超大規(guī)模集成電路的集成度和工藝水平不斷提高，在一個芯片上完成系統(tǒng)級的...
關(guān)鍵字： FPGA VHDL 仿真測試智能控制器

基于FPGA實現(xiàn)DSP與Rapid IO網(wǎng)絡(luò)互聯(lián)系統(tǒng)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP FPGA Rapid網(wǎng)絡(luò)

基于FPGA設(shè)計DSP的實踐與改進設(shè)計

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP FPGA matlab Simulink環(huán)境

采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真

采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真,針對目前國內(nèi)SDH系統(tǒng)中還沒有一個專門的E1分接復(fù)用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計的新型設(shè)計方法及其FPGA實現(xiàn)。并給出了用Xilinx FoundaTIon tools EDA軟件設(shè)計的電路
關(guān)鍵字：設(shè)計 FPGA 仿真系統(tǒng) SDH VHDL 復(fù)用器采用

基于FPGA+DSP的HDLC(高級數(shù)據(jù)鏈路控制)功能實現(xiàn)

基于FPGA+DSP的HDLC(高級數(shù)據(jù)鏈路控制)功能實現(xiàn),引言　　HDLC的ASIC芯片使用簡易，功能針對性強，性能可靠，適合應(yīng)用于特定用途的大批量產(chǎn)品中。但由于HDLC標(biāo)準(zhǔn)的文本較多，ASIC芯片出于專用性的目的難以通用于不同版本，缺乏應(yīng)用靈活性。有的芯片公司還有自己的標(biāo)
關(guān)鍵字：鏈路控制功能實現(xiàn) 數(shù)據(jù) 高級 FPGA DSP HDLC 基于

采用混合信號FPGA的功率管理解決方案

采用混合信號FPGA的功率管理解決方案,　概述　　Actel Fusionreg; 混合信號FPGA能夠?qū)崿F(xiàn)功率管理，包括上電順序、運行時間功率監(jiān)控，以及關(guān)機控制。此外，愛特公司提供的混合信號功率管理工具(Mixed-Signal Power Manager, MPM)參考設(shè)計，更可在如AFS0
關(guān)鍵字：管理解決方案功率 FPGA 混合信號采用

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fpga：quartusⅡ介紹

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fpga：quartusⅡ電路

利用FPGA資源和最小模擬電路發(fā)電進行開關(guān)電源設(shè)計的方法
基于FPGA的機載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠程監(jiān)控器設(shè)計與實現(xiàn)
基于FPGA的LCD顯示遠程更新

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fpga：quartusⅡ資料下載

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