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fpga：quartusⅡ 文章進(jìn)入fpga：quartusⅡ技術(shù)社區(qū)

Altera宣布其 40-nm Stratix IV GX FPGA符合PCI Express 2.0版標(biāo)準(zhǔn)要求

　　2009年4月2號，北京——Altera公司今天宣布，其40-nm Stratix IV GX FPGA符合PCI Express (PCIe) 2.0版標(biāo)準(zhǔn)要求，在寬帶應(yīng)用中為用戶提供全面的PCIe解決方案。器件成功通過了PCI-SIG兼容性實(shí)驗(yàn)室測試，現(xiàn)已名列PCI-SIG整合組建廠商名單中。Stratix IV GX FPGA符合端點(diǎn)應(yīng)用中x8通路配置的PCIe 1.1和PCIe 2.0標(biāo)準(zhǔn)?，F(xiàn)在已經(jīng)開始發(fā)售帶有PCIe 2.0硬核知識產(chǎn)權(quán)(IP)模塊的Stratix I
關(guān)鍵字： Altera FPGA PCIe 收發(fā)器

臺積電資本支出解凍　耗資50億新臺幣采購設(shè)備

　　由于臺積電包括手機(jī)、無線、繪圖與FPGA(Field Programmable Gate Array)等4大主要芯片客戶，全數(shù)增加第2季訂單量，使得臺積電凍結(jié)已久的設(shè)備采購規(guī)畫，終于在近日解凍!臺積電近期大手筆耗資逾新臺幣50億元，向設(shè)備原廠添購新設(shè)備，估計約占2009年資本支出10分之1。此外，臺積電繼向茂德采購設(shè)備之后，近期傳出將二手設(shè)備采購焦點(diǎn)轉(zhuǎn)向力晶，不過，臺積電及力晶均澄清并無此事。　　臺積電大客戶包括恩威迪亞(NVIDIA)、博通(Broadcom)、高通(Qualcomm)及Alte
關(guān)鍵字：臺積電 FPGA 芯片

Virtex-5FPGA設(shè)計Gbps無線通信基站

1、引言　　隨著集成電路(IC)技術(shù)進(jìn)入深亞微米時代，片上系統(tǒng)SoC（System-on-a-Chip）以其顯著的優(yōu)勢成為當(dāng)代IC設(shè)計的熱點(diǎn)。基于軟硬件協(xié)同設(shè)計及IP復(fù)用技術(shù)的片上系統(tǒng)具有功能強(qiáng)大、高集成度和低功耗等優(yōu)點(diǎn)，可顯著
關(guān)鍵字：基站無線通信 Gbps 設(shè)計 Virtex-5FPGA Virtex-5 FPGA Gbps 無線通信基站協(xié)議嵌入式微處理器

KEIL工具可通過微控制器樣機(jī)系統(tǒng)對基于CORTEX-M處理器的系統(tǒng)建立樣機(jī)

　　中國上海，2009年3月31日——ARM公司(倫敦證交所：ARM;納斯達(dá)克：ARMH)近日在于美國加州圣何塞舉行的嵌入式系統(tǒng)大會(ESC)上發(fā)布了Keil™ 微控制器樣機(jī)系統(tǒng)(MPS: Microcontroller Prototyping System)，能夠?qū)我划a(chǎn)品中的ARM® Cortex™-M系列處理器以及用戶定義的外設(shè)進(jìn)行評估和樣機(jī)建立。Keil MPS是首個包含了全速的、FPGA形式的Cortex-M0或Cortex-M3處理器的樣
關(guān)鍵字： ARM FPGA 處理器

基于FPGA的8位并行輸入LED掃描控制芯片設(shè)計

一、介紹
LED(light emitting diode)顯示屏由發(fā)光二極管陣列構(gòu)成。發(fā)光二極管(LED)是一種電流控制器件,具有亮度高、體積小、單色性好、響應(yīng)速度快、驅(qū)動簡單、壽命長等優(yōu)點(diǎn), 能勝任各種場合實(shí)時性、多樣性、動態(tài)性的
關(guān)鍵字：控制芯片設(shè)計掃描 LED FPGA 并行輸入基于 LED大屏幕高灰度顯示掃描 8位并行數(shù)據(jù) FPGA

MC8051單片機(jī)IP核的FPGA實(shí)現(xiàn)與應(yīng)用

分析了與標(biāo)準(zhǔn)805l MCU兼容的MC805l IP核結(jié)構(gòu)原理與設(shè)計層次，詳細(xì)論述了MC8051 IP核的FPGA實(shí)現(xiàn)與應(yīng)用方法。通過試驗(yàn)驗(yàn)證，其性能比標(biāo)準(zhǔn)8051 MCU高，方便與系統(tǒng)其他模塊的集成。在各種嵌入式系統(tǒng)和片上系統(tǒng)中使用該IP核具有重要意義。
關(guān)鍵字： 8051 FPGA MC IP核

Altera在天津大學(xué)成立國內(nèi)第60所EDA/SOPC聯(lián)合實(shí)驗(yàn)室

　　2009年3月31號，北京——Altera公司(NASDAQ: ALTR)今天宣布，Altera公司于2009年3月10日在天津大學(xué)成立EDA/SOPC聯(lián)合實(shí)驗(yàn)室。這是Altera自2004年3月在中國電子科技大學(xué)成立首個EDA/SOPC聯(lián)合實(shí)驗(yàn)室以來的國內(nèi)第60所聯(lián)合實(shí)驗(yàn)室和培訓(xùn)中心。該實(shí)驗(yàn)室將為數(shù)字邏輯電路、硬件描述語言、微機(jī)原理、電視原理、現(xiàn)代數(shù)字系統(tǒng)設(shè)計等本科或研究生課程的實(shí)驗(yàn)教學(xué)以及電子類課程設(shè)計提供支持，Altera®公司的FPGA開發(fā)環(huán)境將成為貫穿天津大學(xué)
關(guān)鍵字： Altera FPGA SOPC

基于FPGA的高速數(shù)據(jù)采集存儲系統(tǒng)的設(shè)計

0 引言
信息技術(shù)的發(fā)展，特別是各種數(shù)字處理器件處理速度的提高，實(shí)時處理大量的數(shù)據(jù)已經(jīng)成為現(xiàn)實(shí)。但是，在一些惡劣環(huán)境和數(shù)據(jù)無法進(jìn)行實(shí)時傳輸?shù)那闆r下，還必須用到存儲測試的方法。存儲測試是指在對被測對象
關(guān)鍵字： FPGA 高速數(shù)據(jù) 采集存儲系統(tǒng)

基于EP1C3T144C8的FPGA的開發(fā)板設(shè)計

O 引言
現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)的出現(xiàn)是超大規(guī)模集成電路(VISI)技術(shù)和計算機(jī)輔助設(shè)計(CAD)技術(shù)發(fā)展的結(jié)果。FPGA器件集成度高、體積小，具有通過用戶編程實(shí)現(xiàn)專門應(yīng)用的的功能。
關(guān)鍵字： 144C T144 FPGA 144

一種基于FPGA并行流水線的FIR濾波器設(shè)計方案

1 Fir濾波器原理
有限沖激響應(yīng)(FIR)數(shù)字濾波器和無限沖激響應(yīng)(IIR)數(shù)字濾波器廣泛應(yīng)用于數(shù)字信號處理系統(tǒng)中。IIR數(shù)字濾波器方便簡單，但它相位的非線性，要求采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定性難以保障。FIR濾
關(guān)鍵字： FPGA FIR 并行流水線

基于Matlab和FPGA的FIR數(shù)字濾波器設(shè)計及實(shí)現(xiàn)

摘要：基于FIR數(shù)字濾波器的原理和層次化、模塊化設(shè)計思想，結(jié)合Altera公司的CycloneII系列FPGA芯片，提出了FIR數(shù)字濾波器的實(shí)現(xiàn)硬件方案，給出了采用Matlab、QuartusⅡ設(shè)計及實(shí)現(xiàn)32階低通FIR濾波器的方法步驟，仿真及
關(guān)鍵字： Matlab FPGA FIR 數(shù)字

2009年3月30日，Altera在天津大學(xué)成立國內(nèi)第60所EDA/SOPC聯(lián)合實(shí)驗(yàn)室

　　Altera公司今天宣布，Altera公司于2009年3月10日在天津大學(xué)成立EDA/SOPC聯(lián)合實(shí)驗(yàn)室。這是Altera自2004年3月在中國電子科技大學(xué)成立首個EDA/SOPC聯(lián)合實(shí)驗(yàn)室以來的國內(nèi)第60所聯(lián)合實(shí)驗(yàn)室和培訓(xùn)中心。該實(shí)驗(yàn)室將為數(shù)字邏輯電路、硬件描述語言、微機(jī)原理、電視原理、現(xiàn)代數(shù)字系統(tǒng)設(shè)計等本科或研究生課程的實(shí)驗(yàn)教學(xué)以及電子類課程設(shè)計提供支持，Altera®公司的FPGA開發(fā)環(huán)境將成為貫穿天津大學(xué)電子工程類專業(yè)本科和研究生教育階段的實(shí)驗(yàn)平臺。　　作為全球領(lǐng)先的可編程邏輯器件
關(guān)鍵字： Altera FPGA SOPC

基于FPGA的高速圖像采集系統(tǒng)設(shè)計

在高速圖像采集系統(tǒng)中，CPU時鐘資源、I／O端口資源、傳輸單元等都成為系統(tǒng)的瓶頸。本系統(tǒng)采用FPGA+RAM+USB的設(shè)計：FPGA硬件采樣模塊，有效降低采樣時延和CPU時鐘資源；獨(dú)特的RAM時序控制與讀寫控制分離設(shè)計，增加了模塊之間的獨(dú)立性，降低了控制的復(fù)雜度；USB設(shè)計在實(shí)現(xiàn)高速率數(shù)據(jù)傳輸?shù)耐瑫r又具有低成本、易安裝等優(yōu)點(diǎn)。
關(guān)鍵字： FPGA 高速圖像采集系統(tǒng)設(shè)計

基于ARM和FPGA的聲納波形產(chǎn)生系統(tǒng)設(shè)

基于ARM和FPGA的聲納波形產(chǎn)生系統(tǒng)設(shè),1、引言　　最佳聲納系統(tǒng)的設(shè)計需要從聲納波形、聲納信道和聲納接收機(jī)三方面進(jìn)行綜合考慮[1]。在聲納信道一定的假設(shè)下，需要設(shè)計最佳聲納波形和最佳接收機(jī)，使聲納系統(tǒng)能在給定的聲納環(huán)境中對目標(biāo)有最佳的檢測效果。
關(guān)鍵字：產(chǎn)生系統(tǒng) 波形聲納 ARM FPGA 基于 ARM FPGA 聲納波形產(chǎn)生系統(tǒng) DDS 軟件

基于DSP Builder的正弦信號源優(yōu)化設(shè)計及其FPGA實(shí)現(xiàn)

實(shí)現(xiàn)信號源常用的方法是頻率合成法，其中直接數(shù)字頻率合成法是繼直接頻率合成法和間接頻率合成法之后，隨著電子技術(shù)迅速發(fā)展的第三代頻率合成技術(shù)。DDS是一種全數(shù)字技術(shù)，它從相位概念出發(fā)直接合成所需頻率，它具有頻
關(guān)鍵字： Builder FPGA DSP 正弦

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fpga：quartusⅡ介紹

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fpga：quartusⅡ電路

利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計的方法
基于FPGA的機(jī)載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計與實(shí)現(xiàn)
基于FPGA的LCD顯示遠(yuǎn)程更新

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