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基于Verilog HDL的SDX總線與Wishbone總線接口轉化的設計與實現(xiàn)
- 針對機載信息采集系統(tǒng)可靠性、數(shù)據(jù)管理高效性以及硬件成本的需求,介紹了基于硬件描述語言Verilog HDL設計的SDX總線與Wishbo ne總線接口轉化的設計與實現(xiàn),并通過Modelsim進行功能仿真,在QuartusⅡ軟件平臺上綜合,最終在Altera公司的CyclONeⅢ系列FPGA上調(diào)試。實驗證明了設計的可行性。
- 關鍵字: SDX總線 Wishbone總線 FPGA
基于FPGA的LVDS模塊在DAC系統(tǒng)中的應用
- 介紹了LVDS技術的原理,對LVDS接口在高速數(shù)據(jù)傳輸系統(tǒng)中的應用做了簡要的分析,著重介紹了基于FPGA的LVDS_TX模塊的應用,并通過其在DAC系統(tǒng)中的應用實驗進一步說明了LVDS接口的優(yōu)點。
- 關鍵字: LVDS接口 高速數(shù)據(jù)傳輸 FPGA
基于EDMA的FPGA與DSP之間圖像高速穩(wěn)定數(shù)據(jù)傳輸?shù)牡脑O計與實現(xiàn)
- 設計了在FPGA與DSP之間進行圖像數(shù)據(jù)傳輸?shù)挠布Y構,介紹了EDMA的工作原理、傳輸參數(shù)配置和EDMA的傳輸流程。在開發(fā)的實驗平臺上實現(xiàn)了這一傳輸過程。借助TI公司的DSP調(diào)試平臺CCS把接收到的圖像數(shù)據(jù)恢復成圖像,驗證了傳輸過程的正確性和穩(wěn)定性。
- 關鍵字: EDMA 數(shù)據(jù)傳輸 FPGA
基于FPGA的可配置判決反饋均衡器的設計
- 在移動通信和高速無線數(shù)據(jù)通信中,多徑效應和信道帶寬的有限性以及信道特性的不完善性導致數(shù)據(jù)傳輸時不可避免的產(chǎn)生碼間干擾,成為影響通信質(zhì)量的主要因素,而信道的均衡技術可以消除碼間干擾和噪聲,并減少誤碼率。其中判決反饋均衡器(DFE)是一種非常有效且應用廣泛得對付多徑干擾得措施。
- 關鍵字: 無線數(shù)據(jù)通訊 可配置均衡器 FPGA
基于Xilinx FPGA的嵌入式Linux設計流程
- 結合FPGA和Linux雙方優(yōu)勢,可以很好地滿足嵌入式系統(tǒng)設計需求,量體裁衣,去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
- 關鍵字: 操作系統(tǒng)加載 Linux FPGA
FPGA設計系統(tǒng)時鐘的影響因素及其分析
- 時鐘是整個電路最重要、最特殊的信號,系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進行, 這就要求時鐘信號時延差要非常小, 否則就可能造成時序邏輯狀態(tài)出錯;因而明確FPGA設計中決定系統(tǒng)時鐘的因素,盡量較小時鐘的延時對保證設計的穩(wěn)定性有非常重要的意義。
- 關鍵字: 信號時延 系統(tǒng)時鐘 FPGA
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