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FPGA：數(shù)字示波器 2 - 雙端口 RAM
- FIFO使我們能夠非?？焖俚孬@得工作設(shè)計。但對于我們簡單的示波器來說，這有點矯枉過正。我們需要一種機(jī)制來存儲來自一個時鐘域（100MHz）的數(shù)據(jù)，并在另一個時鐘域（25MHz）中讀取數(shù)據(jù)。 一個簡單的雙端口RAM就可以做到這一點。 缺點是兩個時鐘域之間的所有同步（FIFO為我們所做的）現(xiàn)在必須“手動”完成。觸發(fā)“基于 FIFO”的示波器設(shè)計沒有明確的觸發(fā)機(jī)制。讓我們改變一下。 現(xiàn)在，每次從串行端口接收到字符時，示波器都會被觸發(fā)。 當(dāng)然，這仍然不是一個非常有用的設(shè)計，但我們稍后會對其進(jìn)行改進(jìn)。我們使用“as
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FPGA：數(shù)字示波器 1 - 首款設(shè)計
- 以下是此處構(gòu)建的內(nèi)容：FPGA 接收兩個時鐘：一個緩慢的“系統(tǒng)”時鐘，固定在25MHz。ADC采樣時鐘（更快，假設(shè)100MHz），連接到ADC和FPGA。擁有這兩個時鐘為設(shè)計提供了靈活性。 但這也意味著我們需要一種方法將信息從一個時鐘域傳輸?shù)搅硪粋€時鐘域。 為了驗證硬件是否正常工作，讓我們走一條簡單的路線，使用FIFO。 從ADC采集的樣本以全ADC速度（100MHz）存儲在FPGA FIFO中。然后，F(xiàn)IFO內(nèi)容被讀回、序列化，并以更慢的速度（115200波特）在串行端口上發(fā)送。 最后，我們將串行輸出連
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FPGA：數(shù)字示波器
- 與模擬示波器相比，數(shù)字示波器具有許多優(yōu)勢，例如能夠捕獲單個事件，并顯示觸發(fā)前發(fā)生的情況。您只需將ADC和FPGA連接在一起，即可構(gòu)建數(shù)字示波器。這種特殊設(shè)計使用100MHz閃存ADC，因此我們正在構(gòu)建一個100MSPS（每秒兆采樣數(shù)）示波器。這種示波器設(shè)計很有意思，因為它展示了現(xiàn)代 FPGA 的強(qiáng)大和實用性。 但是，如果您不熟悉 FPGA 技術(shù)，請記住，這不是本網(wǎng)站上最容易理解的設(shè)計。HDL設(shè)計或者如何在FPGA內(nèi)部創(chuàng)建示波器邏輯。HDL 第 1 部分?- 基于 FIFO 的設(shè)計。HDL 第 2
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FPGA：SDRAM控制器
- 盡管現(xiàn)代 FPGA 包含內(nèi)部存儲器，但可用存儲器量始終比專用存儲芯片低幾個數(shù)量級。 因此，許多FPGA設(shè)計人員將某種類型的存儲器附加到他們的FPGA中也就不足為奇了。 特別是，SDRAM因其高速和低成本而成為非常受歡迎的存儲器。 不幸的是，它們不像靜態(tài)存儲器那樣容易控制，因此經(jīng)常使用SDRAM控制器。對于我們的控制器，我們的目標(biāo)是可能是最簡單的SDRAM：美光MT48LC1M16A1 16Mb傳統(tǒng)SDRAM。 我們的測試系統(tǒng)包括 Xylo-E、Xylo-EM 和 Xylo-LM（具有 16Mb
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FPGA：HDMI接口
- HDMI 是一種數(shù)字視頻接口，因此很容易從現(xiàn)代 FPGA 驅(qū)動。讓我們看看它是如何工作的。連接器標(biāo)準(zhǔn) HDMI 連接器有 19 個引腳。 在 19 個引腳中，有 8 個特別值得關(guān)注，因為它們形成 4 個 TMDS 差分對來傳輸實際的高速視頻信息。TMDS 時鐘+ 和時鐘-TMDS data0+ 和 data0-TMDS data1+ 和 data1-TMDS data2+ 和 data2-我們從FPGA到HDMI連接器的連接再簡單不過了......我們使用 8 個 FPGA 引腳，配置為 4 個差分 TM
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FPGA：Ethernet接口
- 以太網(wǎng)全雙工協(xié)議易于在FPGA中實現(xiàn)。 這里的目標(biāo)是將FPGA連接到10BASE-T連接。以太網(wǎng)數(shù)據(jù)包：發(fā)送和接收10BASE-T FPGA 接口 0 - 發(fā)送以太網(wǎng)流量的方案在這里，我們演示了如何將以太網(wǎng)流量直接從FPGA發(fā)送到PC。對于此食譜，您需要：FPGA 開發(fā)板，具有 2 個空閑 IO 和一個 20MHz 時鐘。一臺帶有以太網(wǎng)卡并安裝了 TCP-IP 堆棧的 PC（如果你能瀏覽 Internet，你就很好）。（可選）網(wǎng)絡(luò)集線器或交換機(jī)。1. 將FPGA板連接到以太網(wǎng)以下是使用以太網(wǎng)集線器或交換機(jī)
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FPGA：PCI Express接口
- 隨著 PCI Express 在高端 FPGA 中變得司空見慣，讓我們看看 FPGA 供應(yīng)商如何輕松實現(xiàn)該技術(shù)。特別是，我們更仔細(xì)地研究了賽靈思的 PCI Express 解決方案。PCI Express 1 - 連接器PCI Express 通常有兩種尺寸：1 通道和 16 通道，其中 1 通道用于普通主板，16 通道用于顯卡。連接器1 通道連接器有 36 個觸點，排列成兩排，每排 18 個觸點。這是俯視圖。在 36 個觸點中，只有 6 個對數(shù)據(jù)傳輸有用，其余是電源引腳和其他輔助信號。 6 個功能觸點以
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FPGA：JTAG接口
- 大多數(shù)FPGA都支持JTAG。JTAG 1 - 什么是JTAG？JTAG 是 1149 年代開發(fā)的 IEEE 標(biāo)準(zhǔn) （1.1980），用于解決電子板制造問題。 如今，它更多地用作編程、調(diào)試和探測端口。但首先，讓我們看看JTAG的原始用途，邊界測試。邊界測試這是一個簡單的電子板（也稱為“PCB”，意為“印刷電路板”），帶有兩個 IC（“集成電路”）、一個 CPU 和一個 FPGA。典型的電路板可能有更多的IC。IC可以有很多引腳。 因此，當(dāng)然，IC通過許多連接（PCB走線）連接在一起。我們在這里只展示四個。
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FPGA約束、時序分析的概念介紹
- 時序約束的概念和基本策略時序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計達(dá)到時序要求。例如用OFFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號在時鐘之前什么時候準(zhǔn)備好，綜合布線工具就可以根據(jù)這個約束調(diào)整與IPAD相連的Logic Circuitry的綜合實現(xiàn)過程，使結(jié)果滿足FFS的建立時間要求。附加時序約束的一般策略是先附加
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FPGA：EPP（增強(qiáng)型并行端口）
- EPP 使與 PC 的通信變得快速而簡單。在這里，我們使用Pluto-P FPGA板與支持EPP的PC進(jìn)行通信。EPP 1 - 什么是 EPP？EPP 是 IEEE 1284（并行端口標(biāo)準(zhǔn)）的一部分。IEEE 1284 還定義了 SPP 和 ECP，但 EPP 提供了兩者的優(yōu)點，即速度和簡單性。EPP的主要特點是：通過并行端口提供雙向通信，即對連接到 PC 并行端口的外圍設(shè)備進(jìn)行讀寫的方式。事務(wù)是 8 位寬的，并且是原子的。主機(jī) （PC） 始終是事務(wù)的發(fā)起者，讀取或?qū)懭?。沒有爆發(fā)的概念。您可以發(fā)
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PSG獨立運作拯救的是英特爾還是FPGA
- 根據(jù)英特爾官方的公告，2024年1月1日起，可編程解決方案部門（PSG）將獨立運營，并計劃2年內(nèi)開啟IPO。值得一提的是，英特爾的PSG其實就是以2015年5月達(dá)成收購協(xié)議的Altera為主體，從當(dāng)年花費167億美元成為英特爾最大一筆收購，到現(xiàn)在要獨立運營甚至上市套現(xiàn)，種種操作背后蘊含了哪些原因我們不得而知，不過這筆投資的回報價值幾何也許能終見分曉。 在半導(dǎo)體行業(yè)，作為霸占銷售額榜首位置最久的公司，英特爾在收購方面表現(xiàn)得一直很積極，但從另一個角度來看，英特爾的收購交易獲得較高評價的也不多，很多交易即使計算
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FPGA串行接口（RS-232）
- 串行接口是將FPGA連接到PC的簡單方法。 我們只需要一個發(fā)射器和接收器模塊。異步發(fā)射器它通過序列化要傳輸?shù)臄?shù)據(jù)來創(chuàng)建信號“TxD”。異步接收器它從 FPGA 外部獲取信號“RxD”，并將其“解串化”，以便在 FPGA 內(nèi)部輕松使用。串行接口 1 - RS-232 串行接口的工作原理RS-232接口具有以下特點：使用 9 針連接器“DB-9”（較舊的 PC 使用 25 針“DB-25”）。允許雙向全雙工通信（PC可以同時發(fā)送和接收數(shù)據(jù)）?？梢砸源蠹s 10KBytes/s 的最大速度進(jìn)行通信。DB-9 連接
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fpga-pwm介紹
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