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基于FPGA的網(wǎng)絡(luò)化HID電子鎮(zhèn)流器控制芯片的研究
- 本文利用FPGA作為平臺,設(shè)計了包括DALI通訊協(xié)議棧和數(shù)字化的恒功率PI控制模塊的HID控制芯片。本文首先利用理論分析和仿真設(shè)計給出了通訊協(xié)議與PI控制器的計算機(jī)仿真設(shè)計與驗證,分析了系統(tǒng)的工作性能,在此基礎(chǔ)上設(shè)計出了基于FPGA硬件平臺的DALI的通訊協(xié)議棧,為網(wǎng)絡(luò)化鎮(zhèn)流器的設(shè)計提供了完備的通訊接口和可供用戶直接調(diào)用的通訊協(xié)議編解碼平臺,設(shè)計出了可實現(xiàn)全橋HID燈恒流、恒功率逆變功能的數(shù)字PI控制模塊,通過實驗驗證,該控制芯片的功能齊全,恒流、恒功率控制精度高、響應(yīng)快,且控制策略更加靈活和準(zhǔn)確可靠,
- 關(guān)鍵字： DALI通訊協(xié)議棧 HID控制 FPGA
基于FPGA的ATM采集卡的設(shè)計與實現(xiàn)
- 4口155M異步傳送模式(asynchronous transfer mode,ATM)業(yè)務(wù)采集卡實現(xiàn)對4個155 M ATM overSDH/SONET接口的數(shù)據(jù)采集,基于大容量FPGA(field programmable gate array)實現(xiàn)AAL2/AAL5的線速信元重組,重組后生成的AAL2SSSAR-SDU/AAL5 CPCS-SDU加上時間戳、ATM通道標(biāo)識后,封裝成以太網(wǎng)報文,通過采集輸出口輸出給信令協(xié)議分析服務(wù)器,可實現(xiàn)對Iu-CS、Iu-PS接口的信令監(jiān)測,同時支持cell m
- 關(guān)鍵字： ATM 異步傳送模式 FPGA
基于DSP EMIF口及FPGA設(shè)計并實現(xiàn)多DSP嵌入式系統(tǒng)
- 在實時圖像處理、雷達(dá)信號處理、軟件無線電、電子對抗、3G數(shù)值仿真計算中，單DSP無法滿足實時性和高速運算量要求，往往需要多DSP進(jìn)行協(xié)同處理。本文針對DSP的EMIF接口和FPGA的特點，設(shè)計8個DSP通信的嵌入式系統(tǒng)。
- 關(guān)鍵字： 多DSP嵌入式系統(tǒng) EMIF FPGA
基于FPGA和PCI的AFDX終端接口卡設(shè)計
- 航空電子全雙工交換式以太網(wǎng)(AFDX)是在商用以太網(wǎng)的基礎(chǔ)上經(jīng)過改進(jìn)實時性和可靠性建立起來的。依據(jù)ARINC664規(guī)范第7部分對終端接口卡時延和抖動的性能要求，提出基于FPGA和PCI的AFDX終端接口卡的整體設(shè)計方案，對發(fā)送和接收模塊等關(guān)鍵模塊進(jìn)行了設(shè)計，并分析了PCI接口驅(qū)動程序。測試結(jié)果表明,該接口卡實時性好、傳輸速率高、穩(wěn)定可靠，符合AFDX協(xié)議標(biāo)準(zhǔn)。
- 關(guān)鍵字： 全雙工交換式以太網(wǎng) 實時性 FPGA
基于FPGA的四通道視頻縮放引擎的研究及設(shè)計
- 設(shè)計了一種可實現(xiàn)4路視頻信號縮放和幀率轉(zhuǎn)換的電路架構(gòu)。視頻信號依次經(jīng)過縮小模塊、幀率轉(zhuǎn)換模塊以及放大模塊，有效地減少了幀率轉(zhuǎn)換對存儲器帶寬的需求。
- 關(guān)鍵字： 幀率轉(zhuǎn)換 加權(quán)均值算法 FPGA
LTE上行DFT/IDFT的一種設(shè)計實現(xiàn)
- MSL4163提供1MHz I2C串口，器件包括先進(jìn)的PWM引擎以及片上EEPROM等。主要用在電視和臺式電腦監(jiān)視器、醫(yī)療、工業(yè)儀表和汽車音/視頻顯示器。本文介紹了MSL4163/MSL4164主要特性、方框圖和典型應(yīng)用電路、級聯(lián)連接電路。
- 關(guān)鍵字： 3GPP協(xié)議 流水線結(jié)構(gòu) FPGA
數(shù)字基帶預(yù)失真系統(tǒng)中環(huán)路延遲估計的FPGA實現(xiàn)
- 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計實現(xiàn)了數(shù)字基帶預(yù)失真系統(tǒng)中的環(huán)路延遲估計模塊。該模塊運用了一種環(huán)路延遲估計新方法，易于FPGA實現(xiàn)。同時，在信號失真的情況下也能給出正確的估計結(jié)果。Modelsim SE 6.5c的時序仿真結(jié)果和SignalTaps II的硬件調(diào)試結(jié)果驗證了模塊的有效性。
- 關(guān)鍵字： 數(shù)字基帶預(yù)失真系統(tǒng) 環(huán)路延遲估計 FPGA
基于FPGA的VHDL語言電路優(yōu)化設(shè)計
- 在VHDL語言電路優(yōu)化設(shè)計當(dāng)中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計系統(tǒng)滿足一定的速度要求。
- 關(guān)鍵字： 電路優(yōu)化設(shè)計 VHDL FPGA
基于FPGA的SoC/IP驗證平臺的設(shè)計與應(yīng)用
- SoC是大規(guī)模集成電路的發(fā)展趨勢。SoC設(shè)計必須依靠完整的系統(tǒng)級驗證來保證其正確性。基于FPGA的驗證平臺能夠縮短SoC驗證時間，并提高驗證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設(shè)計了一個基于片上總線的SoC原型驗證平臺，并將VxWorks嵌入式操作系統(tǒng)應(yīng)用于此平臺，通過軟硬件協(xié)同驗證的方法，驗證了平臺的可靠性。該平臺在CF卡及通用智能卡SoC芯片驗證中得以應(yīng)用。
- 關(guān)鍵字： SoC驗證平臺 系統(tǒng)級驗證 FPGA
基于FPGA實現(xiàn)CPCI數(shù)據(jù)通信
- 本文設(shè)計的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過Verilog HDL語言在FPGA中產(chǎn)生相應(yīng)的控制信號，完成對數(shù)據(jù)的快速讀寫，從而實現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
- 關(guān)鍵字： CPCI協(xié)議轉(zhuǎn)換 Verilog FPGA
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