fpga-to-asic 文章進(jìn)入fpga-to-asic技術(shù)社區(qū)

遠(yuǎn)程測控中嵌入式Web服務(wù)器的FPGA實(shí)現(xiàn)

引言嵌入式系統(tǒng)是指被嵌入到各種產(chǎn)品或工程應(yīng)用中以微處理器或微控制器為核心的軟硬件系統(tǒng)。嵌入式系統(tǒng)與Internet技術(shù)相結(jié)合，形成的嵌入式Internet技術(shù)是近幾年隨著計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)的普及而發(fā)展起來的一項(xiàng)新興技術(shù)。工程技術(shù)人員、管理人員或調(diào)試人員通過Web而不用親臨現(xiàn)場就可以得到遠(yuǎn)程數(shù)據(jù)，并對測控儀器進(jìn)行控制、校準(zhǔn)等工作。這里介紹利用嵌入式軟核處理器Nios II及廣泛應(yīng)用的嵌入式操作系統(tǒng)uClinux來實(shí)現(xiàn)電網(wǎng)參數(shù)的遠(yuǎn)程測控服務(wù)器的功能。 &
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基于DSP＋FPGA的便攜數(shù)字存儲示波表設(shè)計(jì)

本文提出了一種基于DSP＋FPGA的嵌入式便攜數(shù)字存儲示波表的設(shè)計(jì)方案，充分利用微控制器技術(shù)和ASIC技術(shù)實(shí)現(xiàn)了嵌入式實(shí)時處理，很好地達(dá)到了體積小、重量輕、功能強(qiáng)、可靠性高的要求。
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使用FPGA和IP Core實(shí)現(xiàn)定制緩沖管理

在通信網(wǎng)絡(luò)系統(tǒng)中，流量管理的核心是緩存管理、隊(duì)列管理和調(diào)度程序。本文結(jié)合使用FPGA及IP Core闡述緩存管理的結(jié)構(gòu)、工作原理及設(shè)計(jì)方法目前硬件高速轉(zhuǎn)發(fā)技術(shù)的趨勢是將整個轉(zhuǎn)發(fā)分成兩個部分：PE(Protocol Engine，協(xié)議引擎)和TM(Traffic Management，流量管理)。其中PE完成協(xié)議處理，TM負(fù)責(zé)完成隊(duì)列調(diào)度、緩存管理、流量整形、QOS等功能，TM與轉(zhuǎn)發(fā)協(xié)議無關(guān)。隨著通信協(xié)議的發(fā)展及多樣化，協(xié)議處理部分PE在硬件轉(zhuǎn)發(fā)實(shí)現(xiàn)方面，普遍采用現(xiàn)有的商用芯片NP(Network
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使用一個FPGA便可實(shí)現(xiàn)的64通道下變頻器

RF Engines公司的ChannelCore64使設(shè)計(jì)者能夠用一個可對FPGA編程的IP核來替代多達(dá)16個DDC(直接下變頻器)ASIC，可顯著減少PCB面積，降低功耗而且增加靈活性。和原來的方法相比，新方法是降低成本的典型代表，隨著通道數(shù)目的增加，降低成本的需求愈加突出。在提供靈活性和簡化設(shè)計(jì)的同時，這種方法也能降低功耗。ChannelCore64的應(yīng)用包括無線基站，衛(wèi)星地面站和其它多通道無線電接收器等。在這些系統(tǒng)應(yīng)用中，需要從一個頻帶非常寬的信號中提取很多具有不同帶寬的通道(或者信號)，然后將整個
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基于單片機(jī)的FPGA并行配置方法

在當(dāng)今變化的市場環(huán)境中，產(chǎn)品是否便于現(xiàn)場升級、是否便于靈活使用，已成為產(chǎn)品能否進(jìn)入市場的關(guān)鍵因素。在這種背景下，altera公司的基于SRAM LUT結(jié)構(gòu)的FPGA器件得到了廣泛的應(yīng)用。這類器件的配置數(shù)據(jù)存儲在SRAM中。由于SRAM的掉電易失性，系統(tǒng)每次上電時，必須重新配置數(shù)據(jù)，只有在數(shù)據(jù)配置正確的情況下系統(tǒng)才能正常工作。這種器件的優(yōu)點(diǎn)是可在線重新配置ICR（In-Circuit Reconfigurability），在線配置方式一般有兩類：一是通過下載電費(fèi)由計(jì)算機(jī)直接對其進(jìn)行配置；二是通過微處理器對其
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基于FPGA的相檢寬帶測頻系統(tǒng)的設(shè)計(jì)

在電子測量技術(shù)中，頻率測量是最基本的測量之一。常用的測頻法和測周期法在實(shí)際應(yīng)用中具有較大的局限性，并且對被測信號的計(jì)數(shù)存在
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AMI Semiconductor繼續(xù)領(lǐng)跑FPGA-to-ASIC轉(zhuǎn)換行業(yè)

現(xiàn)在轉(zhuǎn)換90nm Xilinx和Altera FPGA AMI Semiconductor, Inc. (AMIS) 今日宣布，它已具備將1.2伏90nm FPGA轉(zhuǎn)換為基于單元的130nm ASIC的能力。有了這種能力的支持，OEM就能從昂貴的高密FPGA原型制作轉(zhuǎn)到更節(jié)省成本的ASIC生產(chǎn)。 AMIS是首家供應(yīng)Altera和Xilinx 90nm FPGA所用嵌入式替換組件的公司，主要面向通
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賽靈思面向最新VIRTEX-5 LXT平臺

最新的8.2i升級了ISE，PlanAhead和Chipscope Pro設(shè)計(jì)軟件加速設(shè)計(jì)收斂并為Virtex-5 LXT FPGA提供增強(qiáng)的生產(chǎn)力。賽靈思公司今天宣布面向最新Virtex™-5 LXT FPGA平臺推出完整的邏輯設(shè)計(jì)解決方案，包含升級版集成軟件環(huán)境(ISE™)設(shè)計(jì)工具。Virtex™-5 LXT FPGA平臺是業(yè)內(nèi)第一款提供硬代碼PCI Express®
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基于FPGA的IJF數(shù)字基帶編碼的實(shí)現(xiàn)

1 引言 20世紀(jì)80年代初，加拿大渥太華大學(xué)的費(fèi)赫教授（K.Feher）領(lǐng)導(dǎo)的科研小組發(fā)明了IJF－OQPSK調(diào)制技術(shù)。IJF－OQPSK中文名稱叫做無碼間干擾和抖動-交錯正交相移鍵控。他是現(xiàn)代數(shù)字恒包絡(luò)調(diào)制技術(shù)中新型的調(diào)制技術(shù)之一。進(jìn)行這種調(diào)制時，首先要對數(shù)字基帶信號進(jìn)行IJF編碼，將其變換成一種無碼間干擾和抖動、頻譜主瓣窄、具有快速滾降的基帶波形，然后再用OQPSK調(diào)制。這樣，調(diào)制后的基帶信號就具有了以下特點(diǎn)：以調(diào)波的相位平滑連續(xù)，而且每個號碼內(nèi)的相位變化不會超過π/2，以調(diào)波的包絡(luò)近于恒
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解決硬盤驅(qū)動器能耗難題

今天，大多數(shù)開發(fā)便攜式媒體播放器、PDA、智能電話和基于IP協(xié)議的語音電話等高檔電池供電消費(fèi)類產(chǎn)品的設(shè)計(jì)人員都在使用某種或其他類型的FPGA(現(xiàn)場可編程門陣列)。比較先進(jìn)的FPGA器件還集成了一個與外部邏輯連接在一起的嵌入式RAM，因此可以用來增加更先進(jìn)的功能。這種FPGA的一種典型應(yīng)用包括充當(dāng)系統(tǒng)處理器及其HDD(硬盤驅(qū)動器)之間的橋接器件，利用RAM作為一個FIFO(先進(jìn)先出存儲器)將處理器存儲器與硬盤驅(qū)動器加以區(qū)分，進(jìn)而有利于更快的數(shù)據(jù)傳輸。這種方法有一種顯著的節(jié)能優(yōu)勢：當(dāng)硬盤驅(qū)動器運(yùn)行時，它需要汲
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東芝與聯(lián)華制造的Xilinx 65納米Virtex-5 FPGA元件

兩款由日本東芝與臺灣聯(lián)華電子制造的Xilinx 65納米Virtex-5 FPGA元件由Chipworks 率先披露元件的內(nèi)部結(jié)構(gòu) 分析報(bào)告現(xiàn)已接受客戶訂購 Chipworks 公司宣布，已分析Xilinx公司采用65納米制程的XC5VLX50Virtex-5 FPGA兩個元件樣本。其中一款元件由數(shù)位消費(fèi)市場65納米技術(shù)的領(lǐng)導(dǎo)廠商日本東芝公司制造；而另一款元件則由另一業(yè)界先鋒臺灣聯(lián)華電子制造，亦是Xilinx過去10多年來的主要晶圓代工伙伴。Chipwo
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利用FPGA解決TMS320C54x與SDRAM的接口問題

在DSP應(yīng)用系統(tǒng)中，需要大量外擴(kuò)存儲器的情況經(jīng)常遇到。例如，在數(shù)碼相機(jī)和攝像機(jī)中，為了將現(xiàn)場拍攝的諸多圖片或圖像暫存下來，需要將DSP處理后的數(shù)據(jù)轉(zhuǎn)移到外存中以備后用。從目前的存儲器市場看，SDRAM由于其性能價格比的優(yōu)勢，而被DSP開發(fā)者所青睞。DSP與SDRAM直接接口是不可能的。 FPGA（現(xiàn)場可編程門陣列）由于其具有使用靈活、執(zhí)行速度快、開發(fā)工具豐富的特點(diǎn)而越來越多地出現(xiàn)在現(xiàn)場電路設(shè)計(jì)中。本文用FPGA作為接口芯片，提供控制信號和定時信號，來實(shí)現(xiàn)DSP到SDRAM的數(shù)據(jù)存取。 1 SDRA
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FPGA設(shè)計(jì)的四種常用思想與技巧

本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD...
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基于DSP和FPGA的高精度數(shù)據(jù)采集卡設(shè)計(jì)

引言當(dāng)前，許多領(lǐng)域越來越多地要求具有高精度A/D轉(zhuǎn)換和實(shí)時處理功能。同時，市場對支持更復(fù)雜的顯示和通信接口的要求也在提高，如環(huán)境監(jiān)測、電表、醫(yī)療設(shè)備、便攜式數(shù)據(jù)采集以及工業(yè)傳感器和工業(yè)控制等。傳統(tǒng)設(shè)計(jì)方法是應(yīng)用MCU或DSP通過軟件控制數(shù)據(jù)采集的A/D轉(zhuǎn)換，這樣必將頻繁中斷系統(tǒng)的運(yùn)行，從而減弱系統(tǒng)的數(shù)據(jù)運(yùn)算能力，數(shù)據(jù)采集的速度也將受到限制。本文采用DSP+FPGA的方案，由硬件控制A/D轉(zhuǎn)換和數(shù)據(jù)存儲，最大限度地提高系統(tǒng)的信號采集和處理能力。系統(tǒng)結(jié)構(gòu) 整個采集卡包括信號調(diào)理、數(shù)據(jù)采集、數(shù)據(jù)
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2006年11月8日，Xilinx和Altera發(fā)布65nm工藝的FPGA

　　Xilinx在5月16日發(fā)布了Virtex-5系列FPGA，可以提供330 000個邏輯單元和1200個用戶I/O，邏輯性能比上一代Virtex-4平均提高30%。　　Altera公司在11月8日正式發(fā)布65nm工藝的Stratix III系列FPGA。與Stratix II相比，Stratix III的功耗降低了50%，性能提高了25%，密度是其兩倍。在解決低功耗問題上，Stratix III FPGA采用了可編程功耗技術(shù)和可選內(nèi)核電壓技術(shù)。但目前只有Xilinx可以提供樣片，Altera將在2
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