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FPGA：PCI項(xiàng)目
- FPGA 是功能強(qiáng)大的 PCI 開發(fā)平PCI 0 - 簡單的PCI接口這是 PCI 代碼的一個(gè)示例。 我們使用 PCI 寫入命令來控制 LED。 寫“0”可關(guān)閉 LED，寫“1”可打開 LED！臺，這要?dú)w功于其可重新編程性和運(yùn)行速度。// Very simple PCI target// Just 3 flip-flops for the PCI logic, plus one to hold the state of an LEDmodule PCI(CLK, RSTn, FRAMEn, AD, CBE
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FPGA：SD卡
- SD 卡可輕松與 FPGA 連接。我們的SD卡項(xiàng)目分為兩部分：SD 卡 1 - FPGA 連接SD 卡可輕松與 FPGA 連接。 它們有不同的尺寸（標(biāo)準(zhǔn)、迷你和微型），但在電氣上它們的工作方式相同。 讓我們關(guān)注 micro-SD 卡，因?yàn)樗鼈兎浅Ｐ∏椰F(xiàn)在很受歡迎。Micro-SD 卡有 8 個(gè)針腳。首先，電源連接在引腳 4 和 6 上。然后，您需要 3 到 6 個(gè) FPGA 引腳連接，具體取決于您決定使用的操作模式。SPI模式在SPI模式下，DI/DO線是單向的。這意味著：無需在 DI/DO 上上拉命令（
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FPGA：JTAG接口
- 大多數(shù)FPGA都支持JTAG。JTAG 1 - 什么是JTAG？JTAG 是 1149 年代開發(fā)的 IEEE 標(biāo)準(zhǔn) （1.1980），用于解決電子板制造問題。 如今，它更多地用作編程、調(diào)試和探測端口。但首先，讓我們看看JTAG的原始用途，邊界測試。邊界測試這是一個(gè)簡單的電子板（也稱為“PCB”，意為“印刷電路板”），帶有兩個(gè) IC（“集成電路”）、一個(gè) CPU 和一個(gè) FPGA。典型的電路板可能有更多的IC。IC可以有很多引腳。 因此，當(dāng)然，IC通過許多連接（PCB走線）連接在一起。我們在這里只展示四個(gè)。
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FPGA約束、時(shí)序分析的概念介紹
- 時(shí)序約束的概念和基本策略時(shí)序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計(jì)達(dá)到時(shí)序要求。例如用OFFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號在時(shí)鐘之前什么時(shí)候準(zhǔn)備好，綜合布線工具就可以根據(jù)這個(gè)約束調(diào)整與IPAD相連的Logic Circuitry的綜合實(shí)現(xiàn)過程，使結(jié)果滿足FFS的建立時(shí)間要求。附加時(shí)序約束的一般策略是先附加
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FPGA：EPP（增強(qiáng)型并行端口）
- EPP 使與 PC 的通信變得快速而簡單。在這里，我們使用Pluto-P FPGA板與支持EPP的PC進(jìn)行通信。EPP 1 - 什么是 EPP？EPP 是 IEEE 1284（并行端口標(biāo)準(zhǔn)）的一部分。IEEE 1284 還定義了 SPP 和 ECP，但 EPP 提供了兩者的優(yōu)點(diǎn)，即速度和簡單性。EPP的主要特點(diǎn)是：通過并行端口提供雙向通信，即對連接到 PC 并行端口的外圍設(shè)備進(jìn)行讀寫的方式。事務(wù)是 8 位寬的，并且是原子的。主機(jī) （PC） 始終是事務(wù)的發(fā)起者，讀取或?qū)懭?。沒有爆發(fā)的概念。您可以發(fā)
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FPGA：SPI接口
- SPI可以用作FPGA和其他芯片之間簡單有效的通信方式。SPI 1 - 什么是SPI？SPI是一個(gè)簡單的接口，允許一個(gè)芯片與一個(gè)或多個(gè)其他芯片進(jìn)行通信。它看起來如何？讓我們從一個(gè)簡單的例子開始，其中只有兩個(gè)芯片必須一起通信。SPI 需要在兩個(gè)芯片之間使用 4 根線。如您所見，這些電線被稱為 SCK、MOSI、MISO 和 SSEL，其中一個(gè)芯片是“主芯片”，另一個(gè)芯片是“從芯片”。SPI基礎(chǔ)知識基本上：它是同步的。它是全雙工串行。它不是即插即用的。有一個(gè)（也只有一個(gè)）主站和一個(gè)或多個(gè)（或多個(gè)）從站。更多細(xì)
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PSG獨(dú)立運(yùn)作拯救的是英特爾還是FPGA
- 根據(jù)英特爾官方的公告，2024年1月1日起，可編程解決方案部門（PSG）將獨(dú)立運(yùn)營，并計(jì)劃2年內(nèi)開啟IPO。值得一提的是，英特爾的PSG其實(shí)就是以2015年5月達(dá)成收購協(xié)議的Altera為主體，從當(dāng)年花費(fèi)167億美元成為英特爾最大一筆收購，到現(xiàn)在要獨(dú)立運(yùn)營甚至上市套現(xiàn)，種種操作背后蘊(yùn)含了哪些原因我們不得而知，不過這筆投資的回報(bào)價(jià)值幾何也許能終見分曉。 在半導(dǎo)體行業(yè)，作為霸占銷售額榜首位置最久的公司，英特爾在收購方面表現(xiàn)得一直很積極，但從另一個(gè)角度來看，英特爾的收購交易獲得較高評價(jià)的也不多，很多交易即使計(jì)算
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FPGA串行接口（RS-232）
- 串行接口是將FPGA連接到PC的簡單方法。 我們只需要一個(gè)發(fā)射器和接收器模塊。異步發(fā)射器它通過序列化要傳輸?shù)臄?shù)據(jù)來創(chuàng)建信號“TxD”。異步接收器它從 FPGA 外部獲取信號“RxD”，并將其“解串化”，以便在 FPGA 內(nèi)部輕松使用。串行接口 1 - RS-232 串行接口的工作原理RS-232接口具有以下特點(diǎn)：使用 9 針連接器“DB-9”（較舊的 PC 使用 25 針“DB-25”）。允許雙向全雙工通信（PC可以同時(shí)發(fā)送和接收數(shù)據(jù)）。可以以大約 10KBytes/s 的最大速度進(jìn)行通信。DB-9 連接
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FPGA計(jì)數(shù)器的藝術(shù)
- 計(jì)數(shù)器構(gòu)成了一個(gè)基本的FPGA構(gòu)建塊。 它們有各種形狀和形式......計(jì)數(shù)器 1 - 二進(jìn)制計(jì)數(shù)器最簡單的計(jì)數(shù)器可以使用幾行 Verilog 構(gòu)建快速高效的二進(jìn)制計(jì)數(shù)器。例如，下面是一個(gè) 32 位計(jì)數(shù)器。reg [31:0] cnt;always @(posedge clk) cnt <= cnt+1;此類計(jì)數(shù)器從 0 計(jì)數(shù)到 4294967295，然后回滾 0 以繼續(xù)其進(jìn)程。 它占用的資源很少，并且在FPGA中運(yùn)行速度快，這要?dú)w功于隱藏的攜帶鏈（稍后會(huì)詳細(xì)介紹）。 現(xiàn)在，讓我們看看一些變化。首先
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實(shí)現(xiàn)最高效的數(shù)據(jù)轉(zhuǎn)換：深入了解Achronix JESD204C解決方案
- 長期以來，Achronix為不同行業(yè)的數(shù)據(jù)密集型和高帶寬應(yīng)用提供了創(chuàng)新性的FPGA產(chǎn)品和技術(shù)，并幫助客戶不斷打破性能極限。其中一些應(yīng)用需要與先進(jìn)的模擬/數(shù)字轉(zhuǎn)換器（ADC）和數(shù)字/模擬轉(zhuǎn)換器（DAC）進(jìn)行對接——可由JESD204C完美地完成這項(xiàng)任務(wù)。JESD204B/C是由JEDEC定義和開發(fā)的高速數(shù)據(jù)轉(zhuǎn)換器串行接口標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)減少了高速數(shù)據(jù)轉(zhuǎn)換器和其他高性能器件（如Achronix Speedster7t FPGA）之間的數(shù)據(jù)輸入和輸出數(shù)量。這種數(shù)字和模擬信號鏈的組合使設(shè)計(jì)人員能夠獲得簡化的小尺寸電路
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萊迪思即將舉辦網(wǎng)絡(luò)研討會(huì)探討全新推出的創(chuàng)新中端FPGA
- 萊迪思半導(dǎo)體，低功耗可編程器件的領(lǐng)先供應(yīng)商，近日宣布將舉辦一場網(wǎng)絡(luò)研討會(huì)，介紹其最新的兩款創(chuàng)新型中端FPGA器件系列，萊迪思Avant?-G和Avant?-X，分別為通用FPGA和高級互連FPGA。在網(wǎng)絡(luò)研討會(huì)上，萊迪思將介紹這些新型FPGA相關(guān)的技術(shù)，新產(chǎn)品旨在為通信、計(jì)算、工業(yè)和汽車市場的中端應(yīng)用提供低功耗、先進(jìn)的連接和優(yōu)化的計(jì)算能力等特性。●? ?主辦方：萊迪思半導(dǎo)體●? ?內(nèi)容：萊迪思最新推出的中端FPGA——Avant-G和Avant-X●? &
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跨越時(shí)鐘域
- FPGA設(shè)計(jì)可以使用多個(gè)時(shí)鐘。每個(gè)時(shí)鐘在FPGA內(nèi)部形成一個(gè)“時(shí)鐘域”，如果在另一個(gè)時(shí)鐘域中需要在一個(gè)時(shí)鐘域中生成的信號，則需要格外小心?？鐣r(shí)鐘域1-信號假設(shè) clkB 域中需要來自 clkA 域的信號。 它需要“同步”到 clkB 域，因此我們要構(gòu)建一個(gè)同步器設(shè)計(jì)，它從 clkA 域獲取一個(gè)信號，并在 clkB 域中創(chuàng)建一個(gè)新信號。在第一種設(shè)計(jì)中，我們假設(shè)與 clkA 和 clkB 時(shí)鐘速度相比，“信號輸入”變化緩慢。您需要做的就是使用兩個(gè)觸發(fā)器將信號從 clkA 移動(dòng)到 clkB。module Sig
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用FPGA邏輯消抖動(dòng)
- 我們將一個(gè)開關(guān)連接到FPGA上，連接方式如下圖：機(jī)械開關(guān)的問題就是有抖動(dòng)，每次按一下開關(guān)，你會(huì)得到下面的信號：這種信號很少碰到，多數(shù)情況是下面的這種：我們可以用FPGA的計(jì)數(shù)器來記錄按鍵的次數(shù)，并通過數(shù)碼管顯示出來： 上電的時(shí)候，一起是好的：如果按十次鍵，得到下面的結(jié)果：顯然不對。那如何解決呢？ 一種方式是添加一個(gè)R/C濾波器，再跟一個(gè)施密特觸發(fā)器之后送給FPGA，當(dāng)然還有更簡單的方式，就是在FPGA內(nèi)部進(jìn)行消抖動(dòng)。 FPGA擅長簡單的運(yùn)算，讓我們使用FPGA中的計(jì)數(shù)器來查看按下或釋放按鈕的時(shí)間。只有當(dāng)計(jì)
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用FPGA做正交解碼
- FPGA非常適合用邏輯來實(shí)現(xiàn)正交解碼的功能。什么是正交信號？正交信號是兩個(gè)相位差為90度的信號。它們在機(jī)械系統(tǒng)中用于確定軸的運(yùn)動(dòng)（或旋轉(zhuǎn)）。這是一個(gè)向前移動(dòng)幾步的軸。如果對脈沖計(jì)數(shù)，則可以說軸移動(dòng)了3步。如果計(jì)算邊緣，則可以說軸移動(dòng)了12步。這就是我們在此頁面上所做的。現(xiàn)在，軸向后移動(dòng)了相同的量。因此，想法是通過查看邊緣和水平，我們可以確定運(yùn)動(dòng)的方向和距離。這是一個(gè)示例，其中軸向前移動(dòng)10步，然后向后移動(dòng)7步。它們在哪里使用？在機(jī)械手軸中，用于反饋控制。用旋鈕確定用戶輸入。在電腦鼠標(biāo)中，確定運(yùn)動(dòng)方向。如果
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文本LCD模塊的控制FPGA
- 文本LCD模塊便宜且易于使用微控制器或FPGA進(jìn)行接口。這是一個(gè)1行x 16個(gè)字符的模塊：要控制LCD模塊，您需要11個(gè)IO引腳來驅(qū)動(dòng)8位數(shù)據(jù)總線和3個(gè)控制信號。3個(gè)控制信號是：E：啟用或“ LCD選擇”。高活躍。讀/寫：讀/寫。0寫入，1讀取。RS：寄存器選擇，0表示命令字節(jié)，1表示數(shù)據(jù)字節(jié)。大多數(shù)LCD模塊都基于HD44780芯片或是兼容的。查閱Wikipedia以獲取更多信息。7位設(shè)計(jì)讓我們用FPGA板驅(qū)動(dòng)LCD模塊。這是我們設(shè)計(jì)的框圖：Pluto從PC串行端口接收數(shù)據(jù)，對其進(jìn)行反序列化，然后將其發(fā)
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fpga介紹
FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 [ 查看詳細(xì) ]
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