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          用硬件描述語(yǔ)言設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)

          • 以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡(jiǎn)單,用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線,需要熟悉器件的內(nèi)部結(jié)構(gòu)和外部引線特點(diǎn),才能達(dá)到設(shè)計(jì)要求,這個(gè)工作量和設(shè)計(jì)周期都不是我們能想象的。現(xiàn)在設(shè)計(jì)要求的時(shí)間和周期都很短,用原理圖這個(gè)方法顯然就不符合實(shí)際了。
          • 關(guān)鍵字: Verilog  HDL  虛擬接口聯(lián)盟  

          HDL語(yǔ)言種類

          • HDL 語(yǔ)言在國(guó)外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語(yǔ)言?,F(xiàn)選擇較有影響的作簡(jiǎn)要介紹。
          • 關(guān)鍵字: HDL  VHDL  種類  

          Verilog HDL和VHDL的比較

          • 這兩種語(yǔ)言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語(yǔ)言,而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn),而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個(gè)是因?yàn)?VHDL 是美國(guó)軍方組織開發(fā)的,而 Verilog 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢?它一定有其優(yōu)越性才行,所以說 Verilog 有更強(qiáng)的生命力。
          • 關(guān)鍵字: Verilog  VHDL  HDL  

          CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

          • 1 引言近年來,由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展,給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL(hardware description language)硬件描述語(yǔ)言是一種描述電路行為的
          • 關(guān)鍵字: Verilog  CPLD  FPGA  HDL  漢明碼  

          FPGA協(xié)處理器實(shí)現(xiàn)代碼加速的設(shè)計(jì)

          • 本文主要研究了代碼加速和代碼轉(zhuǎn)換到硬件協(xié)處理器的方法。我們還分析了通過一個(gè)涉及到基于輔助處理器單元(APU)的實(shí)際圖像顯示案例的基準(zhǔn)數(shù)據(jù)均衡決策的過程。該設(shè)計(jì)使用了在一個(gè)平臺(tái)FPGA中實(shí)現(xiàn)的一個(gè)嵌入式PowerPC。
          • 關(guān)鍵字: 協(xié)處理器  代碼加速  HDL  

          Verilog HDL硬件描述語(yǔ)言:task和function說明語(yǔ)句的區(qū)別

          • task和function說明語(yǔ)句的區(qū)別task和function說明語(yǔ)句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函
          • 關(guān)鍵字: function  Verilog  task  HDL    

          Verilog HDL設(shè)計(jì)進(jìn)階:有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格

          • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年,可綜合風(fēng)格的Verilog HDL 和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來非?;钴S,可綜合子集的國(guó)際標(biāo)準(zhǔn)目前尚未最后形
          • 關(guān)鍵字: Verilog  HDL  進(jìn)階  代碼    

          基于FPGA的自適應(yīng)均衡器的研究與設(shè)計(jì)

          • 摘要:近年來,自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛,利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn),本文闡述了自適應(yīng)均衡器的原理并對(duì)其進(jìn)行改進(jìn)。最
          • 關(guān)鍵字: 自適應(yīng)均衡器  寬帶數(shù)字接收機(jī)  FPGA  Verilog HDL  

          基于FPGA的高速長(zhǎng)線陣CCD驅(qū)動(dòng)電路

          • 高速長(zhǎng)線陣CCD(電荷耦合器)具有低功耗,小體積,高精度等優(yōu)勢(shì),廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動(dòng)電路設(shè)計(jì)是CCD正常工作的關(guān)鍵問題之一,CCD驅(qū)動(dòng)信號(hào)時(shí)序是一組相位要求嚴(yán)格的脈沖信號(hào),只有時(shí)序信
          • 關(guān)鍵字: CCD  線陣  FPGA  verilog HDL  

          基于Verilog HDL的SVPWM算法的設(shè)計(jì)與仿真

          • 摘要:空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點(diǎn),廣泛應(yīng)用于三相電力系統(tǒng)中?;谟布腇PGA/CPLD芯片能滿足該算法對(duì)處理速度、實(shí)時(shí)性、可靠性較高的要求,本文利用Verilog HDL實(shí)現(xiàn)空間矢量脈寬調(diào)制算
          • 關(guān)鍵字: 同步電動(dòng)機(jī)  電壓型逆變器  Verilog HDL  

          一種高效網(wǎng)絡(luò)接口的設(shè)計(jì)

          • 為了得到比傳統(tǒng)片上網(wǎng)絡(luò)的網(wǎng)絡(luò)資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果,提出了一種新的高效網(wǎng)絡(luò)接口的設(shè)計(jì)方法,并采用Verilog HDL語(yǔ)言對(duì)相關(guān)模塊進(jìn)行編程,實(shí)現(xiàn)了高效傳輸功能,同時(shí)又滿足核內(nèi)路由的設(shè)計(jì)要求。最終通過仿真軟件Xilinx ISE Design Suite 12.3和ModelSim SE 6.2b得到了滿足設(shè)計(jì)要求的仿真結(jié)果。
          • 關(guān)鍵字: 片上網(wǎng)絡(luò)  網(wǎng)絡(luò)資源接口  核內(nèi)路由  Verilog HDL  

          混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn)

          • 混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn),摘要:隨著電子對(duì)抗技術(shù)的快速發(fā)展,在有源式干擾機(jī)中需要用到數(shù)字高斯白噪聲。通過對(duì)混合同余法產(chǎn)生隨機(jī)序列的原理研究,本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下,采用ROM查找表的方
          • 關(guān)鍵字: 高斯白噪聲  混合同余法  FPGA  Verilog HDL  

          基于CPLD的LCD1602顯示系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

          • 摘要:為了提高LCD1602顯示效果,增強(qiáng)抗擾能力,文章基于TOP2812開發(fā)板,依據(jù)LCD1602操作時(shí)序要求,在開發(fā)板CPLD部分實(shí)現(xiàn)了LCD1602顯示系統(tǒng)的設(shè)計(jì)。文中對(duì)
          • 關(guān)鍵字: LCD1602  顯示系統(tǒng)  時(shí)序  Vetilog HDL  

          基于ModelSim的使用說明、技術(shù)文獻(xiàn)、應(yīng)用實(shí)例匯總

          •   Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件,它能提供友好的仿真環(huán)境,是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù),編譯仿真速度快,編譯的代碼與平臺(tái)無關(guān),便于保護(hù)IP核,個(gè)性化的圖形界面和用戶接口,為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段,是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。   淺析基于Modelsim FLI接口的協(xié)同仿真   介紹了如何利用modelsim提供的FLI(Foreign Langu
          • 關(guān)鍵字: HDL  ASIC  

          基于CMOS或CCD圖像傳感器的經(jīng)典設(shè)計(jì)及技術(shù)文獻(xiàn)匯總

          •   圖像傳感器,或稱感光元件,是一種將光學(xué)圖像轉(zhuǎn)換成電子信號(hào)的設(shè)備,它被廣泛地應(yīng)用在數(shù)碼相機(jī)和其他電子光學(xué)設(shè)備中。早期的圖像傳感器采用模擬信號(hào),如攝像管(video camera tube)。如今,圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補(bǔ)式金屬氧化物半導(dǎo)體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應(yīng)用及技術(shù)文獻(xiàn),供大家參考。   基于USB傳輸及CMOS圖像傳感器的指紋識(shí)別儀的實(shí)
          • 關(guān)鍵字: Verilog HDL  QuartusⅡ  VHDL  
          共97條 3/7 « 1 2 3 4 5 6 7 »

          hdl介紹

           HDL(Hardware Description Language),是硬件描述語(yǔ)言。顧名思義,硬件描述語(yǔ)言就是指對(duì)硬件電路進(jìn)行行為描述、寄存器傳輸描述或者結(jié)構(gòu)化描述的一種新興語(yǔ)言。   主流的HDL分為VHDL和Verilog HDL。VHDL誕生于1982年。在1987年底,VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本,IEEE- 1076(簡(jiǎn)稱 [ 查看詳細(xì) ]

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