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使用可定制微控制器高效開發(fā)系統(tǒng)級芯片(SoC)
- 可定制微控制器是特定應(yīng)用系統(tǒng)級芯片的高效開發(fā)平臺。其設(shè)計流程能夠解決系統(tǒng)級芯片設(shè)計的大多數(shù)問題，而且開發(fā)成本較低、風(fēng)險較小，并能提高硬件制備和軟件開發(fā)的首次成功率。而本文所描述的架構(gòu)和設(shè)計流程由愛特梅爾的CAP 可定制微控制器系列所實現(xiàn)。
- 關(guān)鍵字： 可定制微控制器系統(tǒng)級芯片(SoC)
羅德與施瓦茨推出世界首款傳輸特性可調(diào)的寬帶功率放大器
- 新技術(shù)和創(chuàng)新，如eMobility、物聯(lián)網(wǎng)、5G和衛(wèi)星通信，正在推動市場，給無線通信領(lǐng)域帶來更多新的發(fā)展，特別是射頻器件、射頻子系統(tǒng)和系統(tǒng)。羅德與施瓦茨的R&S?BBA130寬帶放大器系列可應(yīng)用在設(shè)計和產(chǎn)品驗證的廣泛測試中。R&S?BBA130寬帶功率放大器是針對研發(fā)、生產(chǎn)和質(zhì)量保證而設(shè)計的，在80MHz至6GHz的頻率范圍內(nèi)可提供22W至4200W的輸出功率。由于其緊湊的模塊化設(shè)計，放大器可以進行最佳的尺寸規(guī)劃和配置。同時，這種模塊化設(shè)計使得將來升級擴展功率和頻率
- 關(guān)鍵字： R&S BBA130
基于FPGA的數(shù)字顯示系統(tǒng)設(shè)計
- 本文以Ｖｉｒｔｅｘ－ＩＩ系列ＰｌａｔｆｏｒｍＦＰＧＡ為例，說明采用ＦＰＧＡ方案進行數(shù)字顯示系統(tǒng)設(shè)計所具有的靈活、快速和低成本等特性。
- 關(guān)鍵字： 數(shù)字顯示系統(tǒng) SoC FPGA
SoundWaveIP子系統(tǒng)常見問題解答
- 一個IP子系統(tǒng)將多種經(jīng)驗證的IP模塊單元和完整的軟件解決方案整合到一個集成化設(shè)計之中，以完成一種諸如音頻、視頻及圖像這樣的系統(tǒng)級功能。
- 關(guān)鍵字： 音頻IP子系統(tǒng) SoC 軟件集成流程
基于CPLD的片內(nèi)振蕩器設(shè)計及其優(yōu)化
- 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
- 關(guān)鍵字： 片內(nèi)振蕩器 SoC CPLD
基于IP的智能傳感器SOC設(shè)計
- 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據(jù)采集模塊、補償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡(luò)通信模塊、人機界面和任務(wù)管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設(shè)計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標(biāo)準；再設(shè)計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。
- 關(guān)鍵字： 智能傳感器系統(tǒng) SoC IP核
移動計算SoC IP組件設(shè)計
- 作為SoC在移動通信控制的分支，移動操作SoC和一般的SoC在設(shè)計上是相似的。作為一個系統(tǒng)的核心，SoC要完成運行、操作或控制功能，必須有相應(yīng)的組件配合。而多數(shù)組件，尤其是外部組件在SoC內(nèi)都要有一個對應(yīng)的控制器。所以，為了實現(xiàn)應(yīng)用對象操作，SoC要設(shè)計相當(dāng)數(shù)量的組件控制器。組件控制器的設(shè)計，對SoC而言就是一些IP（Intellectual Property）組件的設(shè)計。由于可編程器件PLD具有簡單易學(xué)、修改方便的特點，常常被用來作為設(shè)計IP組件的硬件支撐。
- 關(guān)鍵字： SoC 移動計算 無線通信
電子系統(tǒng)級設(shè)計和驗證方法學(xué)在SoC設(shè)計中的應(yīng)用
- 本文討論電子系統(tǒng)級(ESL)設(shè)計和驗證方法學(xué)在系統(tǒng)級芯片(SoC)設(shè)計中的應(yīng)用。ESL設(shè)計是能夠讓SoC設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學(xué)，它還提供下游寄存器傳輸級(RTL)實現(xiàn)的驗證基礎(chǔ)。已有許多世界領(lǐng)先的系統(tǒng)和半導(dǎo)體公司采用ESL設(shè)計。他們利用ESL開發(fā)具有豐富軟件的多處理器器件，這些器件為創(chuàng)新終端產(chǎn)品獲得成功提供必需的先進功能性和高性能。
- 關(guān)鍵字： 架構(gòu)師視圖 時序捕獲 SoC
一種安全可控的SoC可測性設(shè)計
- 提出了一種安全可控的可測性設(shè)計DFT（Design For Test）。DFT既能夠完成對SoC的測試，又能保障SoC自身敏感信息和關(guān)鍵技術(shù)的安全。
- 關(guān)鍵字： SoC 可測性設(shè)計 信息安全
低功耗制造性測試的設(shè)計-第二部分
- 假設(shè)設(shè)計的某個時鐘驅(qū)動了大量觸發(fā)器，以至它們的峰值開關(guān)動作超過設(shè)計的總體功率預(yù)算。我們不希望測試邏輯去改變?nèi)魏螘r鐘，相反我們將設(shè)計分割成N個模塊，各模塊具有自己的掃描啟動引腳，并且包含自己的掃描壓縮邏輯和掃描鏈。(如圖2所示)模塊的數(shù)量和組成需要仔細選取，以便任何單個模塊(包括具有大部分觸發(fā)器的模塊)的觸發(fā)器開關(guān)速率不超過總功率預(yù)算。從這方面講，可以認為分割將功率預(yù)算硬連(hardwire)進了設(shè)計。
- 關(guān)鍵字： ATPG 數(shù)字電路設(shè)計 SoC DFT
Layerscape架構(gòu)：深入理解下一代QorIQ LS系列SoC
- Layerscape架構(gòu)是下一代QorIQ LS系列片上系統(tǒng)（SoC）的底層系統(tǒng)架構(gòu)。從一開始便旨在充分利用新的開發(fā)、提取和效率現(xiàn)實條件（從字面的雙重含義理解），Layerscape架構(gòu)的創(chuàng)建是為了讓程序員找到極為輕松的方式“釋放”每一塊芯片的性能。
- 關(guān)鍵字： Layerscape QorIQLS SoC 數(shù)據(jù)路徑加速 DPAA
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