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從概念到關(guān)鍵指標(biāo)，一文弄清PLL頻率合成器那些事

因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過(guò)程中，當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱(chēng)的由來(lái)。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過(guò)程中，當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱(chēng)的由來(lái)。什么是PL
關(guān)鍵字： PLL

微波頻率合成器提供多倍頻程覆蓋范圍和出色的相位噪聲性能

簡(jiǎn)介市場(chǎng)對(duì)更高帶寬和更高數(shù)據(jù)速率的需求日益增加，系統(tǒng)頻率和調(diào)制速率要求不斷提高。隨著曾經(jīng)用于軍事和國(guó)防領(lǐng)域的應(yīng)用進(jìn)入消費(fèi)市場(chǎng)，低功耗變得至關(guān)重要。在滿足這些要求的同時(shí)，還需要保證：不會(huì)犧牲電氣性能或功能。為了滿足這些要求，除了改善進(jìn)信噪比(SNR)、誤碼率(BER)和用戶熟悉的優(yōu)質(zhì)服務(wù)外，還必須改善本地振蕩器(LO)的相位噪聲。?新推出的?ADF5610?是一款集成式鎖相環(huán)(PLL)和壓控振蕩器(VCO)，充分體現(xiàn)了ADI致力于解決這些問(wèn)題最終取得的成果。頻率覆蓋范圍ADF5
關(guān)鍵字： SNR LO VCO LUT PLL

驅(qū)動(dòng)高壓鎖相環(huán)頻率合成器電路的VCO

鎖相環(huán)(PLL)電路是由壓控振蕩器(VCO)和鑒相器組成的反饋系統(tǒng)，振蕩器信號(hào)跟蹤施加的頻率或相位調(diào)制信號(hào)是否具有正確的頻率和相位。需要從固定低頻率信號(hào)生成穩(wěn)定的高輸出頻率時(shí)，或者需要頻率快速變化時(shí)，都可以使用PLL。典型應(yīng)用包括采用高頻率、電信和測(cè)量技術(shù)實(shí)現(xiàn)濾波、調(diào)制和解調(diào)，以及實(shí)現(xiàn)頻率合成。圖1所示為基于PLL的頻率合成器框圖。VCO生成輸出信號(hào)。通過(guò)PLL將其保持在設(shè)定頻率，并鎖定到基準(zhǔn)頻率?；鶞?zhǔn)頻率通常由非常精準(zhǔn)的石英振蕩器提供。在鎖相環(huán)電路的反饋路徑部分，在鑒相器前通過(guò)分頻器提供可調(diào)的VCO分頻
關(guān)鍵字： VCO PLL

微電網(wǎng)模擬系統(tǒng)

系統(tǒng)采用三相半橋拓?fù)?，以STM32F407ZET6單片機(jī)為主從控制器，主控制器在dq坐標(biāo)下進(jìn)行控制實(shí)現(xiàn)三相穩(wěn)壓輸出，從控制器采用主從均流控制實(shí)現(xiàn)兩臺(tái)三相逆變器的電流分配，采用三相同步鎖相環(huán)(SRP-PLL)。逆變器單獨(dú)工作時(shí)，輸出交流母線電壓為24.01 V，頻率為49.99 Hz，總諧波畸變率為1.63%，系統(tǒng)整體效率為92.33%，負(fù)載調(diào)整率為0.12%。逆變器并聯(lián)工作時(shí)，系統(tǒng)實(shí)現(xiàn)了兩臺(tái)逆變器輸出功率比可調(diào)，輸出線電流折算值誤差最大值為0.06 A，并聯(lián)工作負(fù)載調(diào)整率為0.21%。此外，系統(tǒng)具有友好的
關(guān)鍵字：三相逆變器主從均流 SPF-PLL 201809

PLL設(shè)計(jì)注意事項(xiàng)----之電源設(shè)計(jì)

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán),用來(lái)統(tǒng)一整合時(shí)脈訊號(hào),使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。鎖相環(huán)通常由鑒相器(PD)、
關(guān)鍵字： PLL 振蕩器 DCDC

如何確保頻率的準(zhǔn)確測(cè)量

　　功率分析儀在測(cè)試時(shí)出現(xiàn)的數(shù)據(jù)跳動(dòng)、效率異常等現(xiàn)象，很多時(shí)候與信號(hào)的頻率是否準(zhǔn)確測(cè)量有著很大的關(guān)系，本文就對(duì)頻率測(cè)量的重要性進(jìn)行分析，希望能幫助大家進(jìn)行更準(zhǔn)確的測(cè)量。　　首先我們來(lái)看看為什么頻率的測(cè)量對(duì)其他參數(shù)會(huì)造成如此大的影響?！　⊥皆吹倪x擇　　用過(guò)功率分析儀的工程師一定會(huì)記得，在對(duì)儀器進(jìn)行設(shè)置的時(shí)候，一個(gè)叫“同步源”的設(shè)置選項(xiàng)，該選項(xiàng)包括了各個(gè)測(cè)試通道的電壓和電流，工程師可以自主來(lái)進(jìn)行選擇。該選項(xiàng)的選擇對(duì)直流信號(hào)測(cè)試影響不大，但對(duì)交流信號(hào)的測(cè)試會(huì)有很大的影響。原因是因?yàn)槿绻涣餍盘?hào)測(cè)量數(shù)據(jù)的間隔如
關(guān)鍵字： PLL 頻率

常用射頻模塊電路推薦布局方案

　　1 頻綜布局　　單頻綜布局。通常采取如圖形狀進(jìn)行布局：左臂支為參考頻率源及鎖相環(huán)控制電路，右臂支為壓控制振蕩器(VCO)輸出隔離放大電路。中部環(huán)狀為鎖相環(huán)(PLL)　　乒乓切換式頻綜布局，又叫音叉式布局：音叉的兩臂為對(duì)稱(chēng)兩個(gè) PLL 頻綜，臂交匯點(diǎn)為開(kāi)關(guān)切換裝置。公共臂為切換后輸出放大兩路?！　《嗤ǖ朗瞻l(fā)接收機(jī)或者發(fā)射機(jī)本振電平分配電路布局：對(duì)稱(chēng)樹(shù)狀布局?！　? 混頻器(MIXER)電路布局　　混頻電路又稱(chēng)上下變頻電路，是發(fā)射機(jī)和超外差式接收機(jī)的重要組成部分，是一種典型的頻譜搬移電路。對(duì)于接收機(jī)來(lái)講，
關(guān)鍵字：射頻，PLL

FPGA學(xué)習(xí)：PLL分頻計(jì)數(shù)的LED閃爍實(shí)例

　　如圖8.17所示，本實(shí)例將用到FPGA內(nèi)部的PLL資源，輸入FPGA引腳上的25MHz時(shí)鐘，配置PLL使其輸出4路分別為12.5MHz、25MHz、50MHz和100MHz的時(shí)鐘信號(hào)，這4路時(shí)鐘信號(hào)又分別驅(qū)動(dòng)4個(gè)不同位寬的計(jì)數(shù)器不停的計(jì)數(shù)工作，這些計(jì)數(shù)器的最高位最終輸出用于控制4個(gè)不同的LED亮滅。由于這4個(gè)時(shí)鐘頻率都有一定的倍數(shù)關(guān)系，所以我們也很容易通過(guò)調(diào)整合理的計(jì)數(shù)器位寬，達(dá)到4個(gè)LED閃爍一致的控制?！　?nbsp; 　　cy4.v模塊代碼解析　　先來(lái)看cy4.v模塊的
關(guān)鍵字： FPGA PLL

寬帶低誤差矢量幅度(EVM)直接變頻發(fā)射機(jī)原理圖

寬帶低誤差矢量幅度(EVM)直接變頻發(fā)射機(jī)原理圖-本電路為寬帶直接變頻發(fā)射機(jī)模擬部分的完整實(shí)現(xiàn)方案（模擬基帶輸入、RF輸出）。通過(guò)使用鎖相環(huán)（PLL）和寬帶集成電壓控制振蕩器（VCO），本電路支持500 MHz至4.4 GHz范圍內(nèi)的RF頻率。對(duì)來(lái)自PLL本振（LO）進(jìn)行諧波濾波，確保提供出色的正交精度、邊帶抑制和低EVM。
關(guān)鍵字： VCO PLL ADI 變頻發(fā)射機(jī)

利用可編程振蕩器增強(qiáng)FPGA應(yīng)用

利用可編程振蕩器增強(qiáng)FPGA應(yīng)用-可編程時(shí)鐘振蕩器用作FPGA系統(tǒng)的時(shí)序參考，可提供一系列優(yōu)勢(shì)。其中首要優(yōu)勢(shì)是為了實(shí)現(xiàn)時(shí)鐘樹(shù)優(yōu)化而進(jìn)行高分辨率頻率選擇時(shí)所帶來(lái)的設(shè)計(jì)靈活性，另一個(gè)巨大優(yōu)勢(shì)是具有可以減少電磁干擾（EMI）的擴(kuò)頻調(diào)制功能。
關(guān)鍵字： DLL PLL FPGA

PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？

PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？-一般在altera公司的產(chǎn)品上出現(xiàn)PLL的多，而xilinux公司的產(chǎn)品則更多的是DLL，開(kāi)始本人也以為是兩個(gè)公司的不同說(shuō)法而已，后來(lái)在論壇上見(jiàn)到有人在問(wèn)兩者的不同，細(xì)看下，原來(lái)真是兩個(gè)不一樣的家伙。
關(guān)鍵字：鎖相環(huán) DLL PLL

PLL鎖相環(huán)的特性、應(yīng)用與其基本工作過(guò)程

PLL鎖相環(huán)的特性、應(yīng)用與其基本工作過(guò)程-PLL（Phase Locked Loop），也稱(chēng)為鎖相環(huán)路（PLL）或鎖相環(huán)，它能使受控振蕩器的頻率和相位均與輸入?yún)⒖夹盘?hào)保持同步，稱(chēng)為相位鎖定，簡(jiǎn)稱(chēng)鎖相。
關(guān)鍵字： pll 鎖相環(huán)

PLL鎖相環(huán)的基本結(jié)構(gòu)及工作原理

PLL鎖相環(huán)的基本結(jié)構(gòu)及工作原理-PLL（Phase Locked Loop）：為鎖相回路或鎖相環(huán)，用來(lái)統(tǒng)一整合時(shí)脈訊號(hào)，使高頻器件正常工作，如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)備要正常工作，通常需要外部的輸入信號(hào)與內(nèi)部的振蕩信號(hào)同步。
關(guān)鍵字： pll 鎖相環(huán)

如何滿足復(fù)雜系統(tǒng)的高性能時(shí)序需求

　　時(shí)鐘設(shè)備設(shè)計(jì)使用 I2C 可編程小數(shù)鎖相環(huán) (PLL)，可滿足高性能時(shí)序需求，這樣可以產(chǎn)生零 PPM(百萬(wàn)分之一)合成誤差的頻率。高性能時(shí)鐘 IC 具有多個(gè)時(shí)鐘輸出，用于驅(qū)動(dòng)打印機(jī)、掃描儀和路由器等應(yīng)用系統(tǒng)的子系統(tǒng)，例如處理器、FPGA、數(shù)據(jù)轉(zhuǎn)換器等。此類(lèi)復(fù)雜系統(tǒng)需要?jiǎng)討B(tài)更新參考時(shí)鐘的頻率，以實(shí)現(xiàn) PCIe 和以太網(wǎng)等其它諸多協(xié)議?！　r(shí)鐘 IC 屬于 I2C 從器件，需要主控制器來(lái)
關(guān)鍵字： I2C PLL

信號(hào)鏈基礎(chǔ)知識(shí)#54 誰(shuí)是音頻時(shí)鐘的“老板”，誰(shuí)是主，誰(shuí)又是從呢？

如果轉(zhuǎn)換器為一個(gè) I2S 從器件，則您必須通過(guò)相同源（如果轉(zhuǎn)換器帶有，則可以依靠?jī)?nèi)部 PLL），提供所有三個(gè) I2S 時(shí)鐘（MCK、BCK 和 LRCK）。
關(guān)鍵字： I2S DSP DAC TI MCK SCK PLL BCK LRCK 壓控振蕩器 VCO 音頻