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一種基于DDS和PLL技術(shù)本振源的設(shè)計與實現(xiàn)
- 現(xiàn)代頻率合成技術(shù)正朝著高性能、小型化的方向發(fā)展，應(yīng)用最為廣泛的是直接數(shù)字式頻率合成器(DDS)和鎖相式頻率合成器(PLL)。介紹直接數(shù)字頻率合成器和鎖相環(huán)頻率合成器的基本原理，簡述用直接數(shù)字頻率合成器(AD9954)和鎖相環(huán)頻率合成器(ADF4112)所設(shè)計的本振源的實現(xiàn)方案，重點闡述了系統(tǒng)的硬件實現(xiàn)，包括系統(tǒng)原理、主要電路單元設(shè)計等，并且對系統(tǒng)的相位噪聲和雜散性能做了簡要分析，最后給出了系統(tǒng)測試結(jié)果。
- 關(guān)鍵字： DDS PLL
IDT 推出 Versacloc 計時器件新產(chǎn)品系列
- 致力于豐富數(shù)字媒體體驗、提供領(lǐng)先的混合信號半導體解決方案供應(yīng)商 IDT® 公司(Integrated Device Technology, Inc.)推出其 VersaClock™ 計時器件的最新產(chǎn)品系列。VersaClock III 器件是專為高性能消費、電信、網(wǎng)絡(luò)和數(shù)據(jù)通信應(yīng)用設(shè)計的可編程時鐘發(fā)生器，可以更經(jīng)濟有效地在多個晶體和振蕩器之間進行選擇。這些可編程計時解決方案對節(jié)省占板空間和保持功效非常關(guān)鍵，因其體積可能不允許全定制解決方案。多個具有各種不同需求的系統(tǒng)能夠整合成更少的
- 關(guān)鍵字： IDT VersaClock 可編程時鐘發(fā)生器 PLL
基于DDS的數(shù)字PLL
- 多年以來，作為業(yè)界主流產(chǎn)品的模擬PLL已被熟知，模擬PLL性能穩(wěn)定，可為頻率合成和抖動消除提供低成本的解決方案，工作頻率高達8GHz及以上。然而新興的基于直接數(shù)字頻率合成（DDS）的數(shù)字PLL在某些應(yīng)用中極具競爭力。本文比較了模擬PLL和基于DDS的數(shù)字PLL之間的差異，以及如何利用這些差異來指導設(shè)計人員選擇最佳的解決方案。 數(shù)字PLL利用數(shù)字邏輯實現(xiàn)傳統(tǒng)的PLL模塊。雖然實現(xiàn)數(shù)字PLL的方法有很多，但本文只介紹基于DDS的數(shù)字PLL架構(gòu)。 圖1 典型的模擬PLL結(jié)構(gòu)框圖
- 關(guān)鍵字： PLL DDS 分頻器 鑒相器 DAC VCO
ADI公司的可編程時鐘發(fā)生器簡化系統(tǒng)設(shè)計并減少時鐘器件數(shù)量
- 中國 北京——Analog Devices, Inc.（紐約證券交易所代碼：ADI），全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商，最新推出一對時鐘發(fā)生與分配IC——AD9520與AD9522，實現(xiàn)了業(yè)界最佳的器件集成度、低噪聲、低抖動性能與信號輸出靈活性的完美組合。 AD9520與AD9522多輸出時鐘發(fā)生器內(nèi)置一個512 Byte的嵌入式EEPROM存儲器模塊，為系統(tǒng)工程師提供了可用作時鐘源和系統(tǒng)時鐘的雙重可編程時鐘解決方案。通過利用片上存儲器對具體的輸出
- 關(guān)鍵字： EEPROM 冗余基準 PLL Analog Devices
Maxim推出基于晶體的鎖相環(huán)300MHz至450MHz ASK/FSK發(fā)送器
- Maxim推出基于晶體的鎖相環(huán)（PLL） VHF/UHF發(fā)送器MAX7057，能夠在較寬的頻率范圍內(nèi)發(fā)送OOK/ASK/FSK數(shù)據(jù)。器件配合適當?shù)木w頻率，可以發(fā)送300MHz至450MHz范圍內(nèi)的任何信號，并能夠以高達100kbps的速率發(fā)送NRZ碼（50kbps曼徹斯特碼）。 MAX7057集成了可編程分數(shù)N PLL合成器和寬帶VCO，因而具有極大的靈活性。此外，還可以設(shè)置內(nèi)部電容，實現(xiàn)功率放大器（PA）與天線之間的阻抗匹配。這種拓撲結(jié)構(gòu)可確保多個工作頻率下的高效率傳輸，從而使MAX7057
- 關(guān)鍵字： Maxim PLL 鎖相環(huán) 發(fā)送器
TI推出1.8V 可編程 VCXO 3-PLL 時鐘合成器
- CDCE937 和 CDCEL937 均為基于 PLL 模塊的、低成本、高性能的可編程時鐘合成器，可以在單輸入頻率的不同頻率下生成多達七個輸出時鐘。每一個輸出均可以進行系統(tǒng)內(nèi)編程，從而使用三個獨立的可配置 PLL 就可用于任何高達 230MHz 的時鐘頻率。該器件具有簡單的頻率同步，使零－PPM 時鐘生成成為可能。另外，這兩種合成器還具有擴頻時鐘及片上 EEPROM 和通過 SDA/SCL 進行系統(tǒng)內(nèi)熱編程的特點。對于數(shù)字媒體系統(tǒng)、流媒體、GPS 接收機、便攜式媒體以及DSP/OMAP/DaVinci
- 關(guān)鍵字： TI 時鐘合成器 可編程 PLL
基于多路移相時鐘的瞬時測頻模塊設(shè)計
- 0 引 言 目前，脈沖雷達的脈內(nèi)信號分析一直是研究的熱點和難點，如何能更快速，準確的對脈內(nèi)載波頻率測量成為研究人員關(guān)注的目標，與此同時高精度頻率源在無線電領(lǐng)域應(yīng)用越來越廣泛，對頻率測量設(shè)備有了更高的要求，因此研究新的測頻方法對開發(fā)低成本、小體積且使用和攜帶方便的頻率測量設(shè)備有著十分重要的意義。本文根據(jù)雷達發(fā)射機頻率快速變化的特點，采用目前新型的邏輯控制器件研究新型頻率測量模塊，結(jié)合等精度內(nèi)插測頻原理，對整形放大后的脈沖直接計數(shù)，實現(xiàn)對下變頻后單脈沖包絡(luò)的載波快速測頻。具有測量精度高，測量用時短的
- 關(guān)鍵字： 測頻模塊 時鐘內(nèi)插 時鐘移相 PLL 脈內(nèi)測頻
特瑞仕推出超小型PLL時鐘發(fā)生器
- 特瑞仕半導體株式會社開發(fā)了XC25BS8系列內(nèi)置分頻、倍頻電路超小型PLL時鐘發(fā)生器。 XC25BS8系列是能在低頻輸入8kHz、4095倍的范圍內(nèi)倍頻工作的PLL時鐘發(fā)生器IC。 輸入端分頻因子（M）可從1～2047的分頻范圍內(nèi)進行選擇；輸出端分頻因子（N）可從1～4095的分頻范圍內(nèi)進行選擇。輸出頻率在1MHz～100MHz的范圍內(nèi)，輸入時鐘為8kHz～36MHz的標準時鐘。在內(nèi)部可進行微調(diào)，在少量外置部件的條件下動作。從CE端子輸入低電平信號，可停止整個芯片動作，抑制
- 關(guān)鍵字： 半導體 特瑞仕 時鐘發(fā)生器 PLL
安森美半導體推出新的PureEdge?高性能單頻和雙頻晶體振蕩器模塊
- 全球領(lǐng)先的高能效電源半導體解決方案供應(yīng)商安森美半導體(ON Semiconductor，美國納斯達克上市代號：ONNN)擴充了高性能時鐘和數(shù)據(jù)管理產(chǎn)品系列，推出九款基于鎖相環(huán)(PLL)的新PureEdge?時鐘模塊，替代晶體振蕩器(XO)。NBXxxxx系列非常適用于高速網(wǎng)絡(luò)、電信和高端計算應(yīng)用。 安森美半導體亞太區(qū)標準產(chǎn)品部市場營銷副總裁麥滿權(quán)說：“安森美半導體新的時鐘模塊標志著公司進入頻率控制市場，以充分發(fā)揮我們公司在高性能、超低抖動時鐘分配領(lǐng)域奠定的長期領(lǐng)先地位。這
- 關(guān)鍵字： 安森美半導體 PureEdge PLL
選擇和表征鎖相環(huán)在定時和相位控制中的應(yīng)用
- 鎖相環(huán)(PLL)廣泛應(yīng)用于無線通信，在基站中的主要用途是為發(fā)射器和接收器中的上變頻和下變頻電路提供一個穩(wěn)定的、低噪聲的射頻(RF)本地振蕩器(LO)。鑒于PLL本身的性能，它還可以用于控制其他許多電路中時鐘信號的定時，而且在某些應(yīng)用中，如果使用得當可以代替價格較貴的定時芯片。 大多數(shù)高速數(shù)字電路的設(shè)計工程師會在注重相位的應(yīng)用中選擇很貴的定時芯片，因為通常都是對限定頻率范圍(通常是適合SONET/SDH頻率的線路速率)粗略地表征定時指標。相比之下，PLL器件通常覆蓋了很寬的頻率范圍，而且在相位控制
- 關(guān)鍵字： 鎖相環(huán) PLL
系統(tǒng)時鐘源的比較選擇及高性能PLL的發(fā)展趨勢
- 在所有電子系統(tǒng)中，時鐘相當于心臟，時鐘的性能和穩(wěn)定性直接決定著整個系統(tǒng)的性能。典型的系統(tǒng)時序時鐘信號的產(chǎn)生和分配包含多種功能，如振蕩器源、轉(zhuǎn)換至標準邏輯電平的部件以及時鐘分配網(wǎng)絡(luò)。這些功能可以由元器件芯片組或高度集成的單封裝來完成，如圖1所示。 系統(tǒng)時鐘源需要可靠、精確的時序參考，通常所用的就是晶體。本文將比較兩種主要的時鐘源——晶體振蕩器(XO，簡稱晶振)模塊和鎖相環(huán)(PLL)合成器，并探討高性能PLL的發(fā)展趨勢。? ? 圖1：安森美半導體提供的
- 關(guān)鍵字： 時鐘源 選擇 PLL 發(fā)展
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