spf-pll 文章進(jìn)入spf-pll技術(shù)社區(qū)

PLL-VCO設(shè)計(jì)及制作

在此說(shuō)明以晶體振蕩器做為基準(zhǔn)振蕩器，將其與VCO以及PLL電路組合成為信號(hào)產(chǎn)生器的情形也被稱(chēng)為頻率合成器。
此一PLL-VCO電路的設(shè)計(jì)規(guī)格如表l所示。振蕩頻率范圍為40M~60MHz內(nèi)的10MHz寬。每一頻率階段(step)寬幅為10
關(guān)鍵字： PLL-VCO

PLL電路設(shè)計(jì)原理及制作

在通信機(jī)等所使用的振蕩電路，其所要求的頻率范圍要廣，且頻率的穩(wěn)定度要高。

無(wú)論多好的LC振蕩電路，其頻率的穩(wěn)定度，都無(wú)法與晶體振蕩電路比較。但是，晶體振蕩器除了可以使用數(shù)字電路分頻以外，其頻率幾乎無(wú)法
關(guān)鍵字： PLL 電路設(shè)計(jì) 原理

采用PLL（鎖相環(huán)）IC的頻率N（1~10）倍增電路

電路的功能很多電路都要求把頻率準(zhǔn)確地倍增，使用PLL電路可很容易組成滿(mǎn)足這種要求的電路。例如主振頻率為1KHZ，若使用倍增器內(nèi)插10個(gè)脈沖，可變成10KHZ的脈沖信號(hào)。在VCO中，即使主振頻率發(fā)生變化，也能獲得跟蹤主振
關(guān)鍵字： PLL 10 IC的鎖相環(huán)

ADI 發(fā)布針對(duì)RF設(shè)計(jì)的新版PLL頻率合成器設(shè)計(jì)軟件

　　ADI全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商，和提供覆蓋整個(gè) RF 信號(hào)鏈的 RF IC 功能模塊的全球領(lǐng)導(dǎo)者，最近宣布發(fā)布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll )，這是其大獲成功的鎖相環(huán) (PLL) 電路設(shè)計(jì)和評(píng)估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可協(xié)助用戶(hù)對(duì)采用 ADI PLL 頻率合成器 ( http://www.analog.com/zh/p
關(guān)鍵字： ADI PLL 頻率合成器

Hittite PLL以質(zhì)取勝

　　頻率源可以說(shuō)是一個(gè)通信系統(tǒng)的心臟，心臟的好壞很大程度上決定著一個(gè)機(jī)體的健康狀況，而鎖相環(huán)又是頻率源的主要組成部分，因此性能優(yōu)異的鎖相環(huán)芯片對(duì)于通信系統(tǒng)來(lái)說(shuō)是非常重要的。　　鎖相環(huán)的相位噪聲對(duì)電子設(shè)備和電子系統(tǒng)的性能影響很大。從頻域看它分布在載波信號(hào)兩旁按冪律譜分布，無(wú)論做發(fā)射激勵(lì)信號(hào)，還是接收機(jī)本振信號(hào)以及各種頻率基準(zhǔn)時(shí)，這些相位噪聲將在解調(diào)過(guò)程中都會(huì)和信號(hào)一樣出現(xiàn)在解調(diào)終端，引起基帶信噪比下降，誤碼率增加。　　低相噪Hittite鎖相環(huán)產(chǎn)品分為集成VCO和沒(méi)有集成VCO兩種。集成VCO的PL
關(guān)鍵字：世強(qiáng)電訊 PLL 基站類(lèi)鎖相環(huán)

基于DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

基于DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn),摘要：結(jié)合DDS+PLL技術(shù)，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)。詳細(xì)介紹系統(tǒng)中核心芯片的性能、結(jié)構(gòu)及使用方法，并運(yùn)用ADS和ADISimPLL軟件對(duì)設(shè)計(jì)方案進(jìn)行
關(guān)鍵字：合成器設(shè)計(jì) 實(shí)現(xiàn) 頻率高性能 DDS PLL 基于

DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn),摘要：結(jié)合DDS+PLL技術(shù)，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)。詳細(xì)介紹系統(tǒng)中核心芯片的性能、結(jié)構(gòu)及使用方法，并運(yùn)用ADS和ADISimPLL軟件對(duì)設(shè)計(jì)方案進(jìn)行
關(guān)鍵字：設(shè)計(jì) 實(shí)現(xiàn) 合成器頻率 PLL 高性能 DDS

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì)

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì),本文設(shè)計(jì)了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線(xiàn)性CM0S壓控環(huán)形振蕩器。電路采用四級(jí)延遲單元能方便的獲得正交輸出時(shí)鐘，每級(jí)采用RS觸發(fā)結(jié)構(gòu)來(lái)產(chǎn)生差分輸出信號(hào)，在有效降低靜態(tài)功耗的同時(shí)．具有較好的抗噪聲能力。在延遲單元的設(shè)計(jì)時(shí)。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線(xiàn)性度，選擇了合適的翻轉(zhuǎn)點(diǎn)。仿真結(jié)果表明．電路叮實(shí)現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線(xiàn)性度，可完全滿(mǎn)足DSP芯片時(shí)鐘系統(tǒng)的要求。
關(guān)鍵字：振蕩器設(shè)計(jì) 環(huán)形 CMOS 內(nèi)嵌 PLL DSP

基于PLL和TDA7010T的無(wú)線(xiàn)收發(fā)系統(tǒng)設(shè)計(jì)

摘要：設(shè)計(jì)一種基于PLL和TDA7010T的無(wú)線(xiàn)收發(fā)系統(tǒng)。該系統(tǒng)由發(fā)射電路、接收電路和控制電路3部分組成。發(fā)射電路采用FM和FSK調(diào)制方式，用鎖相環(huán)(PLL)穩(wěn)定栽渡頻率，實(shí)現(xiàn)模擬語(yǔ)音信號(hào)和英文短信的發(fā)射。接收電路以TDA701
關(guān)鍵字：系統(tǒng) 設(shè)計(jì) 收發(fā) 無(wú)線(xiàn) PLL TDA7010T 基于

異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用,將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中用來(lái)緩存A／D轉(zhuǎn)換的高速采樣數(shù)據(jù)，解決嵌入式實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)中，高速采集數(shù)據(jù)量大，而處理器處理速度有限的矛盾，提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點(diǎn)，將FIFO和鎖相環(huán)設(shè)計(jì)在一塊芯片上。因?yàn)槲词褂猛鈷霧IFO和PLL器件，使得板卡設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個(gè)采集系統(tǒng)時(shí)鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性，方便系統(tǒng)進(jìn)行升級(jí)維護(hù)。
關(guān)鍵字：數(shù)據(jù)采集系統(tǒng) 應(yīng)用雷達(dá) 高速 FIFO PLL 異步

自動(dòng)反饋調(diào)節(jié)時(shí)鐘恢復(fù)電路設(shè)計(jì)

自動(dòng)反饋調(diào)節(jié)時(shí)鐘恢復(fù)電路設(shè)計(jì),0 引言
信息技術(shù)的迅猛發(fā)展使得人們對(duì)數(shù)據(jù)傳輸交換的速度要求越來(lái)越高，因此，各種高速接口總線(xiàn)規(guī)范應(yīng)運(yùn)而生，從USBl．1到USB3．0，從PATA到SATA，從PCI總線(xiàn)到PCI―Express，其接口總線(xiàn)速度也由最初的Kbyte發(fā)展
關(guān)鍵字：恢復(fù) 電路設(shè)計(jì) 時(shí)鐘調(diào)節(jié) 反饋自動(dòng) PLL 時(shí)鐘恢復(fù) 自動(dòng)反饋 CDR 高速串行總線(xiàn)

一種基于DDS+PLL的Chirp-UWB信號(hào)產(chǎn)生方案

由于超寬帶信號(hào)的帶寬很寬，傳統(tǒng)的信號(hào)產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此，提出一種基于DDS+PLL的Chirp-UWB信號(hào)產(chǎn)生方案，該方法聯(lián)合使用了DDS和PLL兩種信號(hào)產(chǎn)生技術(shù)，優(yōu)勢(shì)互補(bǔ)。通過(guò)ADS結(jié)合Matlab對(duì)系統(tǒng)的模型建立和性能分析證明，該方案輸出信號(hào)性能優(yōu)良，完全能滿(mǎn)足設(shè)計(jì)要求，并已成功應(yīng)用于某超寬帶通信系統(tǒng)。
關(guān)鍵字：產(chǎn)生方案信號(hào) Chirp-UWB DDS PLL 基于轉(zhuǎn)換器

基于FPGA的PLL頻率合成器設(shè)計(jì)

頻率合成技術(shù)是現(xiàn)代通信的重要組成部分，它是將一個(gè)高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過(guò)四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率。頻率合成器是電子系統(tǒng)的心臟，是影響電子系統(tǒng)性能的關(guān)鍵因素之一。本文結(jié)合F
關(guān)鍵字： FPGA PLL 頻率合成器

基于低噪音單芯片高頻分頻器的PLL設(shè)計(jì)

VSAT是一種小衛(wèi)星通信系統(tǒng)，可為邊遠(yuǎn)地區(qū)的家庭和商業(yè)用戶(hù)提供可靠的、具有成本效應(yīng)的寬帶數(shù)據(jù)和其它業(yè)務(wù)。VSAT采用一種小型天線(xiàn)來(lái)發(fā)送和接收衛(wèi)星信號(hào)，可為所有處于衛(wèi)星覆蓋區(qū)域內(nèi)的用戶(hù)提供高帶寬連接，無(wú)論用
關(guān)鍵字： PLL 設(shè)計(jì) 高頻單芯片噪音基于

TLi選擇FineSim SPICE作為模擬IC設(shè)計(jì)的標(biāo)準(zhǔn)驗(yàn)證工具

　　芯片設(shè)計(jì)解決方案供應(yīng)商微捷碼(Magma®)設(shè)計(jì)自動(dòng)化有限公司日前宣布，消費(fèi)電子產(chǎn)品全球供應(yīng)商Technology Leaders & Innovators (TLi)公司已采用FineSim™ SPICE作為大型模擬IP設(shè)計(jì)的標(biāo)準(zhǔn)驗(yàn)證工具。TLi是在對(duì)大量商用SPICE仿真產(chǎn)品進(jìn)行徹底詳盡的評(píng)估，結(jié)果顯示具有線(xiàn)性多CPU功能的FineSim SPICE提供了較傳統(tǒng)多線(xiàn)程仿真器快上一個(gè)數(shù)量級(jí)的運(yùn)行時(shí)間后才決定選用這款微捷碼軟件。　　“我們?cè)O(shè)計(jì)著許多不同類(lèi)型的
關(guān)鍵字： Magma FineSim PLL ADC/DAC 高速I(mǎi)/O