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基于CPLD的異步串行通訊控制器的研究與設(shè)計(jì)
- 本文在對(duì)異步串行通信協(xié)議進(jìn)行分析的基礎(chǔ)上,根據(jù)實(shí)際工程的需要,對(duì)異步串行通信控制器進(jìn)行了詳細(xì)設(shè)計(jì),并結(jié)合CPLD器件,采用VHDL語(yǔ)言,對(duì)設(shè)計(jì)方案進(jìn)行了實(shí)現(xiàn)和驗(yàn)證,通過(guò)最后時(shí)序仿真的波形圖得出了設(shè)計(jì)方案的正確,而且加載了該設(shè)計(jì)程序的CPLD在實(shí)際工程中能夠很好地與處理器進(jìn)行連接來(lái)收發(fā)數(shù)據(jù),從而為那些沒(méi)有串行異步接口的處理器提供一個(gè)比較理想的設(shè)計(jì)方案。
- 關(guān)鍵字: CPLD 異步串行 通訊 控制器
基于CPLD/FPGA的VHDL語(yǔ)言電路優(yōu)化設(shè)計(jì)
- VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言...
- 關(guān)鍵字: CPLD FPGA VHDL 電路優(yōu)化設(shè)計(jì)
基于CPLD的函數(shù)信號(hào)發(fā)生器設(shè)計(jì)
- 摘要:針對(duì)傳統(tǒng)信號(hào)源精度低的特點(diǎn),提出一種新的函數(shù)信號(hào)發(fā)生器設(shè)計(jì)方案。這里介紹的函數(shù)信號(hào)發(fā)生器由CPLD、單片機(jī)控制模塊、鍵盤(pán)、LED顯示、D/A轉(zhuǎn)換模塊組成。采用直接數(shù)字頻率合成(DDFS)技術(shù),用單片機(jī)控制CPLD的
- 關(guān)鍵字: CPLD 函數(shù)信號(hào)發(fā)生器
基于CPLD的數(shù)據(jù)采集與顯示接口電路仿真設(shè)計(jì)
- 摘要:常規(guī)數(shù)據(jù)采集與顯示方法是應(yīng)用CPU或DSP通過(guò)軟件控制數(shù)據(jù)采集的模/數(shù)轉(zhuǎn)換,這樣將會(huì)頻繁中斷系統(tǒng)的運(yùn)行,從而降低系統(tǒng)的運(yùn)算速度,數(shù)據(jù)采集的速度也將受到限制。通過(guò)CPLD實(shí)現(xiàn)由硬件控制模/數(shù)轉(zhuǎn)換和數(shù)據(jù)顯示,
- 關(guān)鍵字: CPLD 數(shù)據(jù)采集 電路 仿真設(shè)計(jì)
基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)設(shè)計(jì)
- 摘要:提出一種基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)設(shè)計(jì)方案,詳細(xì)介紹系統(tǒng)硬件設(shè)計(jì)以及CPLD內(nèi)部控制原理,并對(duì)CPLD控制電路仿真。該系統(tǒng)體積小、功耗低,能夠?qū)崟r(shí)記錄多次重觸發(fā)信號(hào),每次信號(hào)記錄均有負(fù)延遲,讀取出
- 關(guān)鍵字: CPLD 觸發(fā) 存儲(chǔ)測(cè)試 系統(tǒng)設(shè)計(jì)
基于ARM和CPLD的開(kāi)放式數(shù)控系統(tǒng)設(shè)計(jì)
- 基于ARM和CPLD的開(kāi)放式數(shù)控系統(tǒng)設(shè)計(jì),針對(duì)新一代開(kāi)放式數(shù)控系統(tǒng)的特征要求,提出一種基于ARM和CPLD、以Windows CE為操作系統(tǒng)的開(kāi)放式數(shù)控系統(tǒng)方案。介紹了系統(tǒng)的軟硬件平臺(tái)開(kāi)發(fā),重點(diǎn)討論了系統(tǒng)核心部分中斷控制的實(shí)現(xiàn)方案,包括Windows CE系統(tǒng)中斷服務(wù)、應(yīng)用程序中斷響應(yīng)和CPLD程序。
- 關(guān)鍵字: 數(shù)控系統(tǒng) 設(shè)計(jì) 開(kāi)放式 CPLD ARM 基于 通信協(xié)議
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