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CPLD設(shè)計(jì)的CCD信號(hào)發(fā)生器技術(shù)
- CPLD設(shè)計(jì)的CCD信號(hào)發(fā)生器技術(shù),本文設(shè)計(jì)了一種基于CPLD的可編程高精度CCD信號(hào)發(fā)生器。充分利用CPLD的可編程性．模擬出滿足系統(tǒng)要求的CD信號(hào)，輸出信號(hào)頻率達(dá)到1IMHZ。1 引言
CCD (Charge Coupled Devices)電荷藕合器件是20世紀(jì)70年代初發(fā)展起來(lái) - 關(guān)鍵字： 技術(shù) 信號(hào)發(fā)生器 CCD 設(shè)計(jì) CPLD
VHDL設(shè)計(jì)的串口通信程序
- VHDL設(shè)計(jì)的串口通信程序,本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在
PC機(jī)上安裝一個(gè)串口調(diào)試工具來(lái)驗(yàn)證程序的功能。
程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無(wú)奇偶校驗(yàn)位）的串口控
制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位 - 關(guān)鍵字： 程序 通信 串口 設(shè)計(jì) VHDL
CPLD設(shè)計(jì)的驅(qū)動(dòng)數(shù)碼顯示電路案例
- CPLD設(shè)計(jì)的驅(qū)動(dòng)數(shù)碼顯示電路案例,顯示原理：
八段數(shù)碼顯示管如圖1.1 所示，八段數(shù)碼管每一段為一發(fā)光二極管，共有a～g 以及小數(shù)點(diǎn)dp 八個(gè)發(fā)光二極管。將八段數(shù)碼管中的每個(gè)二極管的陰極并聯(lián)在一起，組成公共陰極端。這樣把共陰極管腳接地，此時(shí) - 關(guān)鍵字： 電路 案例 顯示 數(shù)碼 設(shè)計(jì) 驅(qū)動(dòng) CPLD
基于VHDL的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)
- 傳統(tǒng)的定時(shí)器硬件連接比較復(fù)雜，可靠性差，而且計(jì)時(shí)時(shí)間短，難以滿足需要。本設(shè)計(jì)采用可編程芯片和VHDL語(yǔ)言進(jìn)行軟硬件設(shè)計(jì)，不但可使硬件大為簡(jiǎn)化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達(dá)到50 MHz，因而計(jì)時(shí)精度很高。本設(shè)計(jì)采用逐位設(shè)定預(yù)置時(shí)間，其最長(zhǎng)時(shí)間設(shè)定可長(zhǎng)達(dá)99小時(shí)59分59秒。完全可以滿足用戶的需要，使用也更為方便。
- 關(guān)鍵字： VHDL 定時(shí)器
一種基于CPLD的DSP人機(jī)接口模塊設(shè)計(jì)
- CPLD(ComplexprogrammableLogicDevice，復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來(lái)的，具有...
- 關(guān)鍵字： CPLD DSP 人機(jī)接口模塊
VHDL語(yǔ)言為核心的EDA技術(shù)在醫(yī)學(xué)中的應(yīng)用
- 在此將VHDL語(yǔ)言設(shè)計(jì)的計(jì)數(shù)器應(yīng)用于脈搏測(cè)量，精確的計(jì)量出脈搏跳動(dòng)，并通過(guò)數(shù)碼管直觀地表示出來(lái)。顯示出VHDL語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng)與醫(yī)學(xué)的緊密聯(lián)系及其在醫(yī)療實(shí)踐中的巨大應(yīng)用前景。實(shí)踐證明，將EDA技術(shù)與醫(yī)學(xué)相結(jié)合，不僅能促進(jìn)EDA技術(shù)的深入發(fā)展，而且能夠極大地推動(dòng)醫(yī)學(xué)的進(jìn)步。
- 關(guān)鍵字： 醫(yī)學(xué) 應(yīng)用 技術(shù) EDA 語(yǔ)言 核心 VHDL
基于VHDL的可變速彩燈控制器的設(shè)計(jì)
- 介紹一種基于VHDL的可變速彩燈控制器的設(shè)計(jì)方案，該系統(tǒng)無(wú)需外加輸入信號(hào)，只需一個(gè)時(shí)鐘信號(hào)就能實(shí)現(xiàn)以4種不同速度循環(huán)演示8種花型。該系統(tǒng)較以前的傳統(tǒng)設(shè)計(jì)具有硬件電路簡(jiǎn)單、體積小、功耗低、可靠性高等特點(diǎn)。特別是可以在不修改硬件電路的基礎(chǔ)上，僅通過(guò)更改軟件就能實(shí)現(xiàn)任意修改花型的編程控制方案，而且設(shè)計(jì)非常方便，設(shè)計(jì)的電路保密性強(qiáng)。
- 關(guān)鍵字： 控制器 設(shè)計(jì) 彩燈 變速 VHDL 基于
常用FPGA/CPLD四種設(shè)計(jì)技巧
- 常用FPGA/CPLD四種設(shè)計(jì)技巧,FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日
- 關(guān)鍵字： 技巧 設(shè)計(jì) FPGA/CPLD 常用
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