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x-hdl 文章進(jìn)入x-hdl技術(shù)社區(qū)

Verilog HDL與C語言的區(qū)別與聯(lián)系詳解

數(shù)字電路設(shè)計(jì)工程師一般都學(xué)習(xí)過編程語言、數(shù)字邏輯基礎(chǔ)、各種EDA軟件工具的使用。就編程語言而言，國內(nèi)外大多數(shù)學(xué)校都以C語言為標(biāo)準(zhǔn)，只有少部分學(xué)校使用Pascal 和Fortran。算法的描述和驗(yàn)證常用C語言來做。例如要
關(guān)鍵字： Verilog HDL C語言詳解

Verilog HDL獨(dú)家程序設(shè)計(jì)經(jīng)驗(yàn)分享

對于Verilog HDL的初學(xué)者，經(jīng)常會對語法中的幾個容易混淆的地方產(chǎn)生困惑。下面列出幾個常見問題和解決它們的小竅門。1.“=”和“=”的區(qū)分方法前面的內(nèi)容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(=
關(guān)鍵字： Verilog HDL 家程序設(shè)計(jì)

Verilog HDL基礎(chǔ)教程之：程序基本結(jié)構(gòu)

Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可以
關(guān)鍵字： Verilog HDL 基礎(chǔ)教程程序

玩轉(zhuǎn)FPGA必備基礎(chǔ)

通過論壇里如火如荼的FPGA DIY活動就能看出來FPGA必然是現(xiàn)今的技術(shù)熱點(diǎn)之一。無論學(xué)生還是工程師都希望跨進(jìn)FPGA的大門。網(wǎng)絡(luò)上各種開發(fā)板、培訓(xùn)班更是多如牛毛，仿佛在告訴你不懂FPGA你就OUT啦。那么我們要玩轉(zhuǎn)FPGA必須具備哪些基礎(chǔ)知識呢?下面我們慢慢道來。
關(guān)鍵字： FPGA HDL Altera Xilinx DIY

U盤SoC的設(shè)計(jì)與實(shí)現(xiàn)

設(shè)計(jì)和實(shí)現(xiàn)了U盤SoC。本系統(tǒng)包括USB CORE和已驗(yàn)證過的CPU核、Nandflash、UDC_Control等模塊，模塊間通過總線進(jìn)行通信。其中USB CORE為本文設(shè)計(jì)的重點(diǎn)，用Verilog HDL語言實(shí)現(xiàn)，同時并為此設(shè)計(jì)搭建了功能完備的Modelsim仿真環(huán)境，進(jìn)行了仿真驗(yàn)證。
關(guān)鍵字： U盤片上系統(tǒng) USB Verilog HDL

電路設(shè)計(jì)模塊化與設(shè)計(jì)重利用

摘要：本文主要介紹了在Cadence Board Design System上實(shí)現(xiàn)電路設(shè)計(jì)模塊化與設(shè)計(jì)重利用的設(shè)計(jì)方法。
關(guān)鍵詞：Cadence Concept—HDL；原理圖；子電路；模塊化；層次化

隨著電路設(shè)計(jì)復(fù)雜程度的增加，設(shè)計(jì)
關(guān)鍵字： Cadence Concept&mdash HDL 原理圖子電路模塊化層次化

8位無符號數(shù)乘法運(yùn)算HDL設(shè)計(jì)實(shí)例

原理分析加減乘除是運(yùn)算的基礎(chǔ)，也是我們在小學(xué)課堂里的重點(diǎn)必修課。乘除運(yùn)算雖然對于我們今天來說還是小菜一碟，讓計(jì)算機(jī)做起來也是九牛一毛不足掛齒，但是要真探究一下計(jì)算機(jī)是如何完乘除運(yùn)算的，可還真有
關(guān)鍵字： HDL 8位符號乘法運(yùn)算

Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

1 引言近30年來，由于微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計(jì)自動化)行業(yè)帶來了巨大的變化。特別是進(jìn)入20世紀(jì)90年代后，電子系統(tǒng)已經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式。可以說
關(guān)鍵字： Verilog FPGA CPLD HDL

基于Verilog HDL語言的32X8 FIFO設(shè)計(jì)

摘要:介紹了FIFO的基本概念、設(shè)計(jì)方法和步驟,采用了一種新穎的讀、寫地址寄存器和雙體存儲器的交替讀、寫機(jī)制,實(shí)現(xiàn)了FIFO的基本功能,同時使本32X8 FIFO擁有可同時讀、寫的能力,完全基于Verilog HDL語言實(shí)現(xiàn)了電路功能
關(guān)鍵字： Verilog 32X8 FIFO HDL

基于Verilog HDL語言的CAN總線控制器設(shè)計(jì)及驗(yàn)證

摘要：在此利用VerilogHDL設(shè)計(jì)了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄...
關(guān)鍵字： CAN總線控制器 FPGA Verilog HDL

Verilog HDL設(shè)計(jì)自動數(shù)據(jù)采集系統(tǒng)

隨著數(shù)字時代的到來，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到了人類生活的各個方面。數(shù)字系統(tǒng)發(fā)展在很大程度上得益于器件和集成技術(shù)的發(fā)展，著名的摩爾定律(Moores Law)的預(yù)言也在集成電路的發(fā)展過程中被印證了，數(shù)字系統(tǒng)的設(shè)計(jì)理
關(guān)鍵字： Verilog HDL 自動數(shù)據(jù)采集系統(tǒng)

基于Verilog HDL語言的CAN總線控制器設(shè)計(jì)及驗(yàn)證

摘要：在此利用Verilog HDL設(shè)計(jì)了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個模塊，然后用Verilog HDL硬件描述語言設(shè)計(jì)了各個功能模塊，并使用Modelsim軟件
關(guān)鍵字：控制器設(shè)計(jì) 驗(yàn)證總線 CAN Verilog HDL 語言基于

MATHWORKS推出基于MATLAB生成HDL代碼的產(chǎn)品

MathWorks近日宣布推出HDL Coder，該產(chǎn)品支持MATLAB 自動生成 HDL 代碼，允許工程師利用廣泛應(yīng)用的 MATLAB 語言實(shí)現(xiàn) FPGA 和 ASIC 設(shè)計(jì)。MathWorks還宣布推出了HDL Verifier，該產(chǎn)品包含用于測試 FPGA 和 ASIC 設(shè)計(jì)的 FPGA 硬件在環(huán)功能。有了這兩個產(chǎn)品，MathWorks現(xiàn)在可提供利用 MATLAB 和 Simulink 進(jìn)行 HDL 代碼生成和驗(yàn)證的能力。
關(guān)鍵字： MathWorks FPGA HDL

基于XCR3032的大容量FLASH存儲器接口設(shè)計(jì)

摘要：提出一種使用Xilinx公司生產(chǎn)的低功耗CPLD芯片XCR3032來實(shí)現(xiàn)微控制器與大容量FLASH存儲器相接口的...
關(guān)鍵字： XCR3032 FLASH存儲器 K9K1G08U0M Verilog HDL

學(xué)習(xí)FPGA應(yīng)注意的問題

FPGA的基礎(chǔ)就是數(shù)字電路和HDL語言，想學(xué)好FPGA的人，建議床頭都有一本數(shù)字電路的書，不管是哪個版本的，這個是基礎(chǔ)，多了解也有助于形成硬件設(shè)計(jì)的思想。在語言方面，建議初學(xué)者學(xué)習(xí)Verilog語言，VHDL語言語法規(guī)范嚴(yán)格，調(diào)試起來很慢，Verilog語言容易上手，而且，一般大型企業(yè)都是用Verilog語言。
關(guān)鍵字：賽靈思 FPGA HDL

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