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	x-hdl
          

          
	
          
    	
          
    	  	
          
              	
                                
          
                  

                                
          
                    
          基于Verilog HDL的I2C總線分析器
          
                                                            
            
                    	
          • 提出了采用VerilogHDL設(shè)計(jì)I2C總線分析器的方法，該I2C總線分析器支持三種不同的工作模式：被動(dòng)、主機(jī)和從...
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  I2C總線分析器                          
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          Verilog HDL阻塞屬性探究及其應(yīng)用
          
                                                            
            
                    	
          • Verilog HDL中，有兩種過程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時(shí)，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計(jì)算完畢，立即更新。在執(zhí)行時(shí)
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          • 關(guān)鍵字：
                        Verilog  HDL  阻塞屬性                            
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          基于Verilog HDL濾波器的設(shè)計(jì)
          
                                                            
                                        
            
                    	
          • 　現(xiàn)代計(jì)算機(jī)和通信系統(tǒng)中廣泛采用數(shù)字信號(hào)處理的技術(shù)和方法，其基本思路是先把信號(hào)用一系列的數(shù)字來表示，然后對(duì)這些數(shù)字信號(hào)進(jìn)行各種快速的數(shù)學(xué)運(yùn)算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無
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          • 關(guān)鍵字：
                        設(shè)計(jì)  濾波器  HDL  Verilog  基于                          
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          ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)
          
                                                            
                                        
            
                    	
          • ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì),ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的設(shè)計(jì)，本文對(duì)ST-BUS總線進(jìn)行了介紹，討論了ST-BUS總線接口收發(fā)模塊的設(shè)計(jì)方法，給出了Verilog HDL實(shí)現(xiàn)和模塊的時(shí)序仿真圖。
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          • 關(guān)鍵字：
                        HDL  設(shè)計(jì)  Verilog  模塊  總線  接口  ST-BUS                          
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          PLD/FPGA硬件語(yǔ)言設(shè)計(jì)verilog HDL
          
                                                            
            
                    	
          • PLD/FPGA硬件語(yǔ)言設(shè)計(jì)verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語(yǔ)言設(shè)計(jì)PLD/FPGA成為一種趨勢(shì)。目前最主要的硬件描述語(yǔ)言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語(yǔ)法嚴(yán)格;而Verilog HDL是在C語(yǔ)言的基礎(chǔ)上發(fā)展起來的一種硬
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          • 關(guān)鍵字：
                        verilog  HDL  設(shè)計(jì)  語(yǔ)言  硬件  PLD/FPGA                          
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          Verilog HDL與VHDL及FPGA的比較分析
          
                                                            
            
                    	
          • Verilog HDL與VHDL及FPGA的比較分析,　Verilog HDL　　優(yōu)點(diǎn)：類似C語(yǔ)言，上手容易，靈活。大小寫敏感。在寫激勵(lì)和建模方面有優(yōu)勢(shì)?！　∪秉c(diǎn)：很多錯(cuò)誤在編譯的時(shí)候不能被發(fā)現(xiàn)。　　VHDL　　優(yōu)點(diǎn)：語(yǔ)法嚴(yán)謹(jǐn)，層次結(jié)構(gòu)清晰?！　∪秉c(diǎn)：熟悉時(shí)間長(zhǎng)，不夠靈
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          • 關(guān)鍵字：
                        比較  分析  FPGA  VHDL  HDL  Verilog                          
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          基于Verilog HDL的UART模塊設(shè)計(jì)與仿真
          
                                                            
            
                    	
          • 摘要：通用異步收發(fā)器UART常用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換，針對(duì)UART的特點(diǎn)，提出了一種基于Ver4log HDL的UART設(shè)計(jì)方法。采用自頂向下的設(shè)計(jì)路線，結(jié)合狀態(tài)機(jī)的描述形式，使用硬件描述語(yǔ)言設(shè)計(jì)UART的頂層模塊及各個(gè)子
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  UART  HDL  模塊設(shè)計(jì)                            
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          基于FPGA和DDS的信號(hào)源設(shè)計(jì)
          
                                                            
                                        
            
                    	
          • 基于FPGA和DDS的信號(hào)源設(shè)計(jì),1 引言
            直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率
            • 
                    	                        
          • 關(guān)鍵字：
                        設(shè)計(jì)  信號(hào)源  DDS  FPGA  基于  FPGA，DDS，Verilog HDL                          
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          Altium加快其軟件更新步伐
          
                                                            
            
                    	
          • 　　Altium繼續(xù)在其下一代電子產(chǎn)品設(shè)計(jì)軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設(shè)計(jì)人員站在新科技和潮流的最前沿。
　　Altium公司首席執(zhí)行官Nick Martin表示：“我們認(rèn)為，讓用戶等待每隔數(shù)年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當(dāng)前的需求。”
　　此次最重要的新特性是基于網(wǎng)絡(luò)的軟件許可證管理和訪問選項(xiàng)。它使電子產(chǎn)品設(shè)計(jì)人員能夠有效地管理設(shè)計(jì)團(tuán)隊(duì)、工作量及項(xiàng)目。
　　Altium Designer中的其他新特性包括針對(duì)板卡級(jí)設(shè)計(jì)人員的定制FP
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          • 關(guān)鍵字：
                        Altium  電子產(chǎn)品設(shè)計(jì)  FPGA  HDL                          
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          基于Verilog HDL的DDS設(shè)計(jì)與仿真
          
                                                            
            
                    	
          • 直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速
            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  HDL  DDS  仿真                            
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          基于Verilog HDL數(shù)字電位器ADN2850的串口控制
          
                                                            
                                        
            
                    	
          • 摘要：數(shù)字電位器由于可調(diào)精度高，更穩(wěn)定，定位更準(zhǔn)確，操作更方便，數(shù)據(jù)可長(zhǎng)期保存和隨時(shí)刷新等優(yōu)點(diǎn)，在某些場(chǎng)合具有模擬電位器不可比擬的優(yōu)勢(shì)。論述對(duì)數(shù)字電位器ADN2850的一種方便的控制方法，通過計(jì)算機(jī)上的串口直
            • 
                    	                        
          • 關(guān)鍵字：
                        串口  控制  ADN2850  數(shù)字電位器  Verilog  HDL  基于                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          NI FlexRIO是否必須使用FPGA模塊
          
                                                            
            
                    	
          • NILabVIEWFPGA模塊可以幫助您利用LabVIEW程序框圖對(duì)一個(gè)FPGA進(jìn)行編程。在其底層，該模塊采用代碼生成技術(shù)實(shí)...
            • 
                    	                        
          • 關(guān)鍵字：
                        NI  LabVIEW  FPGA  HDL  COTS                          
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          基于神經(jīng)網(wǎng)絡(luò)電機(jī) 速度控制器的SOPC系統(tǒng)
          
                                                            
            
                    	
          • 針對(duì)機(jī)器人伺服控制系統(tǒng)高速度、高精度的要求，介紹一種全數(shù)字化的基于神經(jīng)網(wǎng)絡(luò)控制的直流電機(jī)速度伺服控制系統(tǒng)的設(shè)計(jì)方案。速度控制器采用BP網(wǎng)絡(luò)參數(shù)辨識(shí)自適應(yīng)控制，并將其在FPGA進(jìn)行硬件實(shí)現(xiàn)；同時(shí)用Nios II軟核處理器作為上位機(jī)，構(gòu)成一個(gè)完整的速度伺服控制器的片上可編程系統(tǒng)(SOPC)。實(shí)驗(yàn)結(jié)果表明，該控制系統(tǒng)具有較高的控制精度、較好的穩(wěn)定性和靈活性。
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          • 關(guān)鍵字：
                        SOPC  系統(tǒng)  控制器  速度  神經(jīng)網(wǎng)絡(luò)  電機(jī)  基于  神經(jīng)網(wǎng)絡(luò)   伺服控制   現(xiàn)場(chǎng)可編程門陣列   Verilog HDL                          
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          基于SystemC的系統(tǒng)級(jí)芯片設(shè)計(jì)方法研究
          
                                                            
                                        
            
                    	
          • 　　隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計(jì)已經(jīng)成為當(dāng)今集成電路設(shè)計(jì)的發(fā)展方向。SO C設(shè)計(jì)的復(fù)雜性對(duì)集成電路設(shè)計(jì)的各個(gè)層次,特別是對(duì)系統(tǒng)級(jí)芯片設(shè)計(jì)層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設(shè)計(jì)要求。
　　硬件設(shè)計(jì)領(lǐng)域有2種主要的設(shè)計(jì)語(yǔ)言：VHDL和Verilog HDL。而兩種語(yǔ)言的標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致軟硬件設(shè)計(jì)工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設(shè)計(jì)界一直在尋找一種能同時(shí)實(shí)現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言。Synopsys公司與Coware公司針對(duì)各方對(duì)系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言的
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          • 關(guān)鍵字：
                        SOC  SystemC  集成電路  VHDL  Verilog HDL                          
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