半導(dǎo)體業(yè)界的HKMG攻防戰(zhàn)：詳解兩大工藝流派之爭

　　隨著晶體管尺寸的不斷縮小，HKMG(high-k絕緣層+金屬柵極)技術(shù)幾乎已經(jīng)成為45nm以下級(jí)別制程的必備技術(shù).不過在制作HKMG結(jié)構(gòu)晶體管的 工藝方面，業(yè)內(nèi)卻存在兩大各自固執(zhí)己見的不同陣營，分別是以IBM為代表的Gate-first工藝流派和以Intel為代表的Gate-last工藝流派，盡管兩大陣營均自稱只有自己的工藝才是最適合制作HKMG晶體管的技術(shù)，但一般來說使用Gate-first工藝實(shí)現(xiàn)HKMG結(jié)構(gòu)的難點(diǎn)在于如何控制 PMOS管的Vt電壓(門限電壓);而Gate-last工藝的難點(diǎn)則在于工藝較復(fù)雜，芯片的管芯密度同等條件下要比Gate-first工藝低，需要設(shè) 計(jì)方積極配合修改電路設(shè)計(jì)才可以達(dá)到與Gate-first工藝相同的管芯密度級(jí)別。

　　HKMG實(shí)現(xiàn)工藝的兩大流派：

　　Gate-last陣營：目前已經(jīng)表態(tài)支持Gate-last工藝的除了Intel公司之外(從45nm制程開始，Intel便一直在制作HKMG晶體管時(shí)使用Gate-last工藝)，主要還有芯片代工業(yè)的最大巨頭臺(tái)積電，后者是最近才決定在今年推出的28nm HKMG制程產(chǎn)品中啟用Gate-last工藝(有關(guān)內(nèi)容詳見這個(gè)鏈接)。

　　Gate-first陣營：Gate-first工藝方面，支持者主要是以IBM為首的芯片制造技術(shù)聯(lián)盟 Fishkill Alliance的所屬成員，包括IBM，英飛凌，NEC，GlobalFoundries, 三星,意法半導(dǎo)體以及東芝等公司，盡管該聯(lián)盟目前還沒有正式推出基于HKMG技術(shù)的芯片產(chǎn)品，但這些公司計(jì)劃至少在32/28nm HKMG級(jí)別制程中會(huì)繼續(xù)使用Gate-first工藝，不過最近有消息傳來稱聯(lián)盟中的成員三星則已經(jīng)在秘密研制Gate-last工藝(有關(guān)內(nèi)容詳見這個(gè)鏈接)。另外，臺(tái)灣聯(lián)電公司的HKMG工藝方案則較為特殊，在制作NMOS管的HKMG結(jié)構(gòu)時(shí)，他們使用Gate-first工藝，而制作PMOS管時(shí)，他們則會(huì)使用Gate-last工藝。

　　HKMG的優(yōu)勢(shì)和缺點(diǎn)：

　　優(yōu)勢(shì)：不管使用Gate-first和Gate-last哪一種工藝，制造出的high-k絕緣層對(duì)提升晶體管的性能均有重大的意義。high-k技術(shù)不僅能夠大幅減小柵極的漏電量，而且由于high-k絕緣層的等效氧化物厚度(EOT:equivalent oxide thickness)較薄，因此還能有效降低柵極電容。這樣晶體管的關(guān)鍵尺寸便能得到進(jìn)一步的縮小，而管子的驅(qū)動(dòng)能力也能得到有效的改善。

　　缺點(diǎn)：不過采用high-k絕緣層的晶體管與采用硅氧化物絕緣層的晶體管相比，在改善溝道載流子遷移率方面稍有不利。

　　Gatefirst/Gatelast的優(yōu)缺點(diǎn)差別分析與未來應(yīng)用狀況：

　　不過，采用Gate-first工藝制作HKMG結(jié)構(gòu)時(shí)卻有一些難題需要解決。一些專家認(rèn)為，如果采用Gate-first工藝制作HKMG,那么由于用來制作high-k絕緣層和制作金屬柵極的材料必須經(jīng)受漏源極退火工步的高溫，因此會(huì)導(dǎo)致PMOS管Vt門限電壓的上升，這樣便影響了管子的性能。而持不同觀點(diǎn)的專家，包括GlobalFoundries公司的技術(shù)總監(jiān)John Pellerin等人則強(qiáng)調(diào)Gate-first工藝不需要電路設(shè)計(jì)方在電路設(shè)計(jì)上做太多更改，而且性能上也完全能夠滿足32/28nm節(jié)點(diǎn)制程的要求。

　　Pellerin 強(qiáng)調(diào)：“我們肯定會(huì)在28nm節(jié)點(diǎn)制程上使用Gate-first工藝。其原因是我們的客戶希望在轉(zhuǎn)換到HKMG結(jié)構(gòu)時(shí)能夠盡量避免過多的設(shè)計(jì)變更。”

　　而臺(tái)積電的技術(shù)高管蔣尚義則表示，類似的難題業(yè)界在20年前便曾經(jīng)經(jīng)歷過：“當(dāng)時(shí)業(yè)界同樣曾經(jīng)發(fā)現(xiàn)N+摻雜的PMOS柵極材料會(huì)造成Vt電壓較高，這樣業(yè)內(nèi)一些公司便開始向溝道中摻雜雜質(zhì)以壓低Vt，結(jié)果卻帶來了很多副作用，比如造成短通道效應(yīng)更為明顯等等。”而目前使用Gate-first工藝制作HKMG晶體管的方案的情況則與此非常類似，盡管人們可以采用加入上覆層等方式來改善Gate-first工藝容易造成Vt過高的問題，但是加入上覆層的工藝卻非常復(fù)雜和難于掌握。因此臺(tái)積電干脆選擇轉(zhuǎn)向Gate-last工藝，不過Gate-last工藝實(shí)施時(shí)如果想保持與Gate-first工藝產(chǎn)品的管芯密度近似，需要設(shè)計(jì)方對(duì)電路Layout進(jìn)行重新設(shè)計(jì)(有關(guān)臺(tái)積電公司轉(zhuǎn)向Gate-last工藝的詳細(xì)介紹，請(qǐng)點(diǎn)擊這個(gè)鏈接查看。)