瑞薩開發(fā)出用于微控制器的超小型封裝技術(shù)

　　瑞薩電子2010年10月19日宣布，該公司面向微控制器產(chǎn)品開發(fā)出了尺寸可削減至裸片大小的封裝技術(shù)“FO-WLP(Fan-Out Wafer-Level Package)”。采用FO-WLP的微控制器預(yù)定2011年底開始樣品供貨。據(jù)瑞薩介紹，利用該技術(shù)，可將裸片尺寸為1.6mm×1.6mm的 8bit微控制器的封裝體積由原來的3mm×3mm×0.7mm削減80%至2mm×2mm×0.3mm。

　　FO-WLP的特點是將利用晶圓工藝形成的布線層作為封裝底板使用。首先在起支持體作用的擋片(Dummy Wafer)上形成布線層和凸點，然后在上面連接微控制器芯片。之后，利用樹脂封裝整個擋片后，去除晶圓，切割成單片。其中采用了瑞薩電子的芯片積層封裝技術(shù)“SMAFTI(SMArt chip connection with FeedThrough Interposer)”中的核心技術(shù)(參閱本站報道)。

　　由于去掉了普通的封裝底板使用的內(nèi)核層，所以可縮小封裝尺寸。另外，封裝底板采用晶圓工藝形成，因此可提高密度，還能縮小封裝面積。作為封裝底板的布線層是采用聚酰亞胺和銅形成的雙層金屬布線，最小線寬和線間距分別為15μm和10μm，層間過孔尺寸為20μm。

　　實現(xiàn)這一尺寸的關(guān)鍵技術(shù)大致有三項。(1)在擋片的布線層上形成銅柱凸點的技術(shù);(2)把在板上實施了無電解鍍膜處理的微控制器芯片高速連接到晶圓上的C2W(Chip-to-Wafer)接合技術(shù);(3)利用樹脂封裝整個晶圓時，可將芯片和封裝底板間約10μm的縫隙也一同封裝的晶圓鑄模底部填充(Wafer Mold Underfill)技術(shù)。

　　在將此次的封裝安裝在印刷底板上的狀態(tài)下對芯片和封裝底板間以及封裝底板和印刷底板間的連接可靠性進(jìn)行評測的結(jié)果為，確認(rèn)了在-40℃/+125℃的溫度循環(huán)試驗中比較普遍的1000次循環(huán)以上的可靠性。上述成果是在2010年9月于德國柏林市舉行的封裝技術(shù)國際學(xué)會“Electronics System Integration Technology Conferences(ESTC 2010)”上公布的。

　　此外，通過采用此次的封裝底板技術(shù)，還可實現(xiàn)將微控制器芯片和模擬/RF芯片等多個芯片橫向并列互連的“SiWLP(System in Wafer-Level Package)”。