半導體制造：跟隨還是超越摩爾定律

　　Synopsys公司戰(zhàn)略聯(lián)盟總監(jiān)Kevin Kranen認為企業(yè)紛紛向先進工藝遷移的主要原因有三點。

　　成本/晶片面積/集成度：目標實現(xiàn)智能電話、平板電腦和智能電視等終端產(chǎn)品的物料(BOM)成本最低化。GF預計，他們的28SLP工藝密度是傳統(tǒng)40LP工藝的兩倍。通過將應用處理器、圖形、內(nèi)存控制器、視頻編碼/解碼、標準連線接口(USB、MIPI)和標準無線接口(WiFi、藍牙和LTE)集成在單一的系統(tǒng)級芯片上，企業(yè)可以大幅降低終端產(chǎn)品成本，并且可以制造出更小更薄的產(chǎn)品。集成后降低成本/縮小體積帶來好處的例證之一就是iPad 2使用的Apple A5。通過目前在45nm中的應用，集成使蘋果公司產(chǎn)品與分立式芯片相比在成本、性能和外形方面具有顯著優(yōu)勢。

　　功耗：集成的諸多好處和使用高階節(jié)點有助于降低功耗和延長電池壽命。GF估計，與傳統(tǒng)的40G工藝相比，在指定速度下，他們的28HPP工藝每個交換機使用的功耗減少了一半，待機功率也只有30%。

　　性能：設(shè)計人員還可以在相同有效功率下從設(shè)計部分提高性能。與40LP工藝相比，GF的28SLP速度提高了80%。

　　新工藝新挑戰(zhàn)

　　新工藝帶來新競爭優(yōu)勢的同時，將許多設(shè)計和制造上的挑戰(zhàn)也帶給整個業(yè)界，為此，要求設(shè)計者與EDA(電子設(shè)計自動化)和晶圓廠之間保持良好的合作以應對全新的設(shè)計和制造挑戰(zhàn)。隨著半導體工業(yè)按照摩爾定律的規(guī)則，力爭使芯片上集成的晶體管數(shù)量成倍增加，新的技術(shù)挑戰(zhàn)在不斷涌現(xiàn)。在不犧牲功耗甚至降低功耗的前提下，提高處理性能是半導體廠商亟待解決的另一項技術(shù)挑戰(zhàn)，這就需要整個產(chǎn)業(yè)鏈的通力協(xié)作。

　　隨著芯片特征尺寸縮小，因為20nm以下制程的分散性，寄生效應和器件可變性增強。理解這些新的效應并如何有效地給它們建模是芯片設(shè)計的一大挑戰(zhàn)。Jean-Marc Chery介紹，意法半導體與所有的主要的EDA企業(yè)密切合作，為客戶提供設(shè)計工具，幫助客戶克服新技術(shù)節(jié)點帶來的設(shè)計復雜性問題。事實上，處理好設(shè)計復雜性增加問題，能夠為客戶提供有效的設(shè)計工具，保證甚至縮短客戶基于新技術(shù)節(jié)點的產(chǎn)品上市時間，是半導體公司要解決的最大挑戰(zhàn)之一。事實上，對于30nm以下制程，能夠克服這些挑戰(zhàn)的主要芯片廠商的數(shù)量正在減少，當然，意法半導體是這些為數(shù)不多的主要廠商之一。

　　新的工藝離不開出色的EDA工具，工具開發(fā)商在高階工藝階段面臨三項高層次的挑戰(zhàn)，另外還有幾個相關(guān)的具體問題和解決方案。這方面的挑戰(zhàn)包括：管理日益復雜的系統(tǒng)級芯片(SoC)的幾何體積越小，意味著系統(tǒng)級芯片內(nèi)容越多，復雜程度越高;改善系統(tǒng)級架構(gòu)驗證和實施，更多地使用預驗證、易于集成的商業(yè)IP(知識產(chǎn)權(quán))以及采用更好更高效的驗證方法;提高實施、簽核與驗證的準確性以及改善吞吐量/上市時間/風險。

　　談及對SoC(系統(tǒng)級芯片)設(shè)計師在新的節(jié)點中將會遇到的工具和方法的轉(zhuǎn)變， Kevin Kranen認為，新節(jié)點面臨的挑戰(zhàn)各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰(zhàn)包括以下幾方面。