半導(dǎo)體制造：跟隨還是超越摩爾定律

　　當然，復(fù)雜性(設(shè)計和技術(shù))的增加自然會拉動成本上升。Jean-Marc Chery強調(diào)，IDM廠商是控制并擁有芯片設(shè)計、制造和測試資源(技術(shù)和設(shè)施)的企業(yè)，事實上，由于技術(shù)開發(fā)與設(shè)計知識之間的關(guān)系比較密切，所以IDM廠商在克服這些挑戰(zhàn)方面可能更具優(yōu)勢。芯片設(shè)計人員與技術(shù)開發(fā)人員之間的合作是優(yōu)化設(shè)計技術(shù)的關(guān)鍵，能夠在一個IDM環(huán)境內(nèi)有效地建立這種合作關(guān)系，就可為客戶提供一個性價最高的解決方案。“我們把這種方法稱之為‘設(shè)計與技術(shù)共同優(yōu)化’，這是在未來技術(shù)節(jié)點(例如20nm)取得成功的關(guān)鍵。”

　　張宇清承認，考慮到28nm時的掩膜成本比前一代工藝更高，同時賽靈思還要為芯片增加更多的性能和功能所帶來的芯片復(fù)雜度的提升、軟件效率的提升、更多的測試流程、開發(fā)更多的解決方案(賽靈思目標設(shè)計平臺，TDP)，所以賽靈思在28nm節(jié)點的研發(fā)投入較其他企業(yè)會更高。但是，研發(fā)的高投入是可以通過更多的市場和應(yīng)用來抵消掉。由于FPGA的可重新編程性，所以賽靈思不需要像ASIC/ASSP那樣針對細致化的市場或應(yīng)用來開發(fā)方案。因此，掩膜和研發(fā)成本就可以在許多不同的應(yīng)用和市場中攤銷掉了。最新的SSI技術(shù)(可堆疊硅片互聯(lián))可以有效地幫助其更好更快地實現(xiàn)大型FPGA芯片的生產(chǎn)良率，從而降低成本并開發(fā)出大型FPGA。因此相信在28nm節(jié)點或者更先進的工藝上，F(xiàn)PGA是比ASIC和ASSP更具競爭優(yōu)勢的。

　　Synopsys十分重視降低設(shè)計總成本，Kevin Kranen介紹他們采取并收到明顯效果的3項措施。

　　1. 提供合格的標準元件、內(nèi)存和接口IP。對這種基礎(chǔ)構(gòu)建模塊使用IP進行開發(fā)是新工藝技術(shù)投入中最大成本之一，但成品差異化卻是最小。越來越多地企業(yè)從Synopsys、ARM和代工廠購買投放市場的IP。

　　2. 預(yù)測試流程——設(shè)計中耗費最大的時間和金錢成本的工作，就是將EDA工具和IP融入一個測試流程。許多公司讓整個團隊來負責這個流程，或者是在向新節(jié)點或新標準單元的轉(zhuǎn)移過程中，在計劃時間表中預(yù)留了很長的時間。Synopsys通過Lynx設(shè)計系統(tǒng)和相關(guān)的芯片代工廠就緒系統(tǒng)(FRS)，為許多高階節(jié)點和IP源的組合提供了預(yù)測試、預(yù)集成的完整的流程。

　　3. 快速原型和FPGA——一般情況下，初創(chuàng)設(shè)計中進行可行性測試和用戶興趣檢測的最快速且最低成本的方法，就是采用FPGA。Synopsys提供了一整套完善的FPGA設(shè)計工具、快速原型工具和硬件，為無論是單一的FPGA還是多FPGA系統(tǒng)提供了一個最佳路徑。

　　從經(jīng)濟的角度來看，整個半導(dǎo)體產(chǎn)業(yè)確實都面臨成本上升的壓力。專foundry面臨新廠建造成本的增加，而IDM與fabless公司隨著芯片設(shè)計更加復(fù)雜化、漏電及耗電的要求更高，亦面臨設(shè)計成本增加的壓力。陳家湘認為，解決此成本問題的關(guān)鍵取決于整個半導(dǎo)體產(chǎn)業(yè)如何攜手合作，提出最佳的解決方案來強化效能、功率與面積。全球半導(dǎo)體業(yè)者應(yīng)該掌握產(chǎn)業(yè)發(fā)展的趨勢及利用整個產(chǎn)業(yè)現(xiàn)有的設(shè)計生態(tài)環(huán)境(ecosystem)創(chuàng)造自己的優(yōu)勢。

　　未來：超越還是拯救摩爾定律?

　　摩爾定律一直是指揮半導(dǎo)體發(fā)展的金科玉律，半導(dǎo)體的發(fā)展始終徘徊在這條定律左右。不過，摩爾定律始終是個有著物理極限的構(gòu)想，而隨著技術(shù)不斷前行，這個極限已經(jīng)在人們觸手可及的不遠處。

　　Jean-Marc Chery認為，半導(dǎo)體制造未來的技術(shù)發(fā)展沿兩大主線展開。

　　第一條主線是“超越摩爾”(More than Moore)，以技術(shù)多元化為研發(fā)重點，在一個系統(tǒng)封裝內(nèi)整合不同類型的技術(shù)，包括3D技術(shù)。這條主線還包括克服技術(shù)挑戰(zhàn)，例如，在系統(tǒng)封裝內(nèi)的裸片之間的連接、測試和熱管理。此外，未來的制程研發(fā)計劃還包括我們稱之為“增值衍生技術(shù)”，例如，模擬器件、影像芯片、嵌入式非易失性存儲器、智能功率、量子技術(shù)和MEMS技術(shù)。

　　第二條主線是“跟隨摩爾定律”，我們稱之為“更摩爾”(More Moore)。在晶片上集成更小的晶體管，降低臨界尺寸。在實現(xiàn) 28nm后，隨后就是20 nm和14 nm。

　　顯然，我們將繼續(xù)面臨新的技術(shù)挑戰(zhàn)，例如，光刻技術(shù)從193nm浸沒式發(fā)展到EUV(深紫外)，或者芯片架構(gòu)從體CMOS演化到薄芯片。

　　張宇清則認為，由于成本和深亞微米時的物理極限所造成的信號串擾、熱電子效應(yīng)，業(yè)界對于摩爾定律是否終結(jié)存在很多說法。賽靈思的SSI(堆疊硅片互聯(lián))技術(shù)讓我們可以延續(xù)摩爾定律，甚至可以說超越了摩爾定律。Virtex 7-2000T的密度是40nm FPGA產(chǎn)品的2.8倍，遠超過了摩爾定律所描述的2倍。

　　作為摩爾定律堅定的支持者和半導(dǎo)體制造工藝的領(lǐng)導(dǎo)者，Intel一直在堅持用技術(shù)研發(fā)為摩爾定律延壽。以Intel的22nm工藝為例，按路線圖肯定是在2011年推出，但今年春天突然Intel宣布將在22nm工藝中采用全新的FINFET 3D制造工藝，而這一突如其來的消息讓整個制造業(yè)悲喜交加，一方面，終于半導(dǎo)體制造要正式邁入3D時代，歐洲半導(dǎo)體技術(shù)研究組織IMEC經(jīng)過試驗表明，F(xiàn)INFET比起之前類3D的TSV技術(shù)以及現(xiàn)有的平面結(jié)構(gòu)技術(shù)，在漏電控制和制程變差方面性能更加優(yōu)異，而且其晶體管密度也相對更高，能夠?qū)⒛柖傻膲勖娱L至少1-2代制程。

　　陳家湘談到對3D制造技術(shù)時介紹：“我們認為全新的半導(dǎo)體制造技術(shù)是繼續(xù)將摩爾定律往前推進的主要動力。全新的半導(dǎo)體制造技術(shù)將朝更先進、更細微的技術(shù)前進，而創(chuàng)新的三維(3D)結(jié)構(gòu)芯片技術(shù)即是一個例子。TSMC在此領(lǐng)域已投入相當多的人力與物力，且因應(yīng)系統(tǒng)級封裝技術(shù)，開發(fā)更具成本效益以及更具尺寸、效能優(yōu)勢的3D芯片，計劃采用更先進的14nm制程提供FinFET架構(gòu)芯片。另外，TSMC也積極鉆研先進封裝技術(shù)中介層(Interposer)的發(fā)展”。

　　結(jié)語

　　盡管Intel已經(jīng)宣稱采用FINFET技術(shù)制造22nm芯片，但是實際效果如何還是個未知數(shù)，而3D工藝能否挽救即將接近物理極限的摩爾定律尤未可知。3D工藝下的全新半導(dǎo)體制造是否還是屬于摩爾定律的范疇已經(jīng)不再重要，因為令人惋惜的是，無論是即將到來的22nm還是14nm，都距離理論上的摩爾定律物理極限相去甚遠。讓摩爾定律失靈的最大可能原因不是技術(shù)上的物理極限無法超越，而是經(jīng)濟層面的摩爾定律已經(jīng)失衡，直接說就是，Xnm的半導(dǎo)體生產(chǎn)工藝實現(xiàn)起來不是太大的問題，而Xnm芯片的設(shè)計加制造的總成本，以現(xiàn)有單個芯片的銷售情況而言，很難通過直接的市場銷售收回投入，這不得不令人唏噓。

　　也許，半導(dǎo)體設(shè)計的跨制程可移植性將成為未來5年內(nèi)最關(guān)鍵的話題，我們拭目以待吧。