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          針對未來十年 “All Programmable”器件的顛覆之作

          —— 使設(shè)計者更好、更快地創(chuàng)建系統(tǒng)而且所用的芯片更少
          作者: 時間:2012-04-27 來源:電子產(chǎn)品世界 收藏

            可擴(kuò)展的數(shù)據(jù)模型架構(gòu)

          本文引用地址:http://www.ex-cimer.com/article/131872.htm

            為減少迭代次數(shù)和總體設(shè)計時間,并提高整體生產(chǎn)力,用一個單一的、共享的、可擴(kuò)展的數(shù)據(jù)模型建立其設(shè)計實現(xiàn)流程,這種框架也常見于當(dāng)今最先進(jìn)的 ASIC 設(shè)計環(huán)境。Feist 說:“這種共享、可擴(kuò)展的數(shù)據(jù)模型可讓流程中的綜合、仿真、布局規(guī)劃、布局布線等所有步驟在內(nèi)存數(shù)據(jù)模型上運(yùn)行,故在流程中的每一步都可以進(jìn)行調(diào)試和分析,這樣用戶就可在設(shè)計流程中盡早掌握關(guān)鍵設(shè)計指標(biāo)的情況,比如時序、功耗、資源利用和布線擁塞等。而且這些指標(biāo)的估測將在實現(xiàn)過程中隨著設(shè)計流程的推進(jìn)而更趨于精確。”

            具體來說,這種統(tǒng)一的數(shù)據(jù)模型使能夠?qū)⑵湫滦投嗑S分析布局布線引擎與套件的 RTL 綜合引擎、新型多語言仿真引擎以及 IP 集成器 (IP Integrator)、引腳編輯器 (Pin Editor)、布局規(guī)劃器 (Floor Planner)、芯片編輯器 (Chip Editor) 等功能緊密集成在一起。此外,該數(shù)據(jù)模型使能夠為該工具套件配備全面的交叉探測功能,以便用戶跟蹤并交叉探測原理圖、時序報告、邏輯單元或其它視圖,直至 HDL 代碼中的給定問題。

            Feist說:“用戶現(xiàn)在可以對設(shè)計流程中的每一步進(jìn)行分析,而且環(huán)環(huán)相扣。在綜合后的流程中,我們還提供時序、功耗、噪聲和資源利用分析功能。所以如果很早就發(fā)現(xiàn)時序或功耗不符合要求,我可以通過短時迭代,前瞻性地解決問題,而不必等到布局布線完成后多次執(zhí)行長時間迭代來解決。”

            Feist 指出,這種可擴(kuò)展數(shù)據(jù)模型提供的緊密集成功能還增強(qiáng)了按鍵式流程的效果,從而可滿足用戶對工具實現(xiàn)最大自動化,完成大部分工作的期望。Feist 表示,這種模型還能夠滿足客戶對更高級的控制、更深入的分析以及掌控每個設(shè)計步驟進(jìn)程的需要。

            芯片規(guī)劃層次化,快速綜合

            Feist說, 為用戶提供了設(shè)計分區(qū)的功能, 可以分別處理綜合、執(zhí)行、驗證的設(shè)計, 使其可以在執(zhí)行大型項目時,可以成立不同的團(tuán)隊分頭設(shè)計。 同時,新的設(shè)計保存功能可以實現(xiàn)時序結(jié)果的復(fù)用, 并且可以實現(xiàn)設(shè)計的部分可重配置。

            還包括一個全新的綜合引擎,旨在處理數(shù)以百萬計的邏輯單元。新的綜合引擎的關(guān)鍵是對System Verilog的強(qiáng)大支持。“的綜合引擎對System Veriog語言可綜合子集的支持, 比市場上任何其他工具都更好” Feist 說。 它的綜合速度是賽靈思ISE Design Suite綜合工具XST的三倍,并支持“快速”模式,使得設(shè)計師迅速把握設(shè)計的面積和規(guī)模。 另外,也讓他們調(diào)試問題的速度比之前采用RTL或門級原理圖快15倍。隨著越來越多的ASIC設(shè)計者轉(zhuǎn)向可編程平臺,賽靈思還在整個Vivado設(shè)計流程中提升了了Synopsys 設(shè)計約束 (SDC)。標(biāo)準(zhǔn)的使用開啟了一個新的自動化水平, 客戶現(xiàn)在可以訪問先進(jìn)的EDA工具產(chǎn)生約束、檢查跨時鐘域、形式驗證, 甚至是利用像Synopsys PrimeTime那樣的工具進(jìn)行靜態(tài)時序的分析。

            多維度分析布局器

            Feist 解釋說,上一代 FPGA 設(shè)計套件采用單維基于時序的布局布線引擎,通過模擬退火算法隨機(jī)確定工具應(yīng)在什么地方布置邏輯單元。使用這類工具時,用戶先輸入時序,模擬退火算法根據(jù)時序先從隨機(jī)初始布局種子開始,然后在本地移動單元,“盡量”與時序要求吻合。Feist 說:“在當(dāng)時這種方法是可行的,因為設(shè)計規(guī)模非常小,邏輯單元是造成延遲的主要原因。但今天隨著設(shè)計的日趨復(fù)雜化和芯片工藝的進(jìn)步,互聯(lián)和設(shè)計擁塞一躍成為延遲的主因。采用模擬退火算法的布局布線引擎對低于 100 萬門的 FPGA 來說是完全可以勝任的,但對超過這個水平的設(shè)計,引擎便不堪重負(fù)。不僅僅有擁塞的原因,隨著設(shè)計的規(guī)模超過100萬門,設(shè)計的結(jié)果也開始變得更加不可預(yù)測。”

            著眼于未來,賽靈思為 Vivado 設(shè)計套件開發(fā)了新型多維分析布局引擎,其可與當(dāng)代價值百萬美元的 ASIC布局布線工具中所采用的引擎相媲美。該新型引擎通過分析可以找到從根本上能夠最小化設(shè)計三維(時序、擁塞和走線長度)的解決方案。Feist 表示:“Vivado設(shè)計套件的算法從全局進(jìn)行優(yōu)化,同時實現(xiàn)了最佳時序、擁塞和走線長度,它對整個設(shè)計進(jìn)行通盤考慮,不像模擬退火算法只著眼于局部調(diào)整。這樣該工具能夠迅速、決定性地完成上千萬門的布局布線,同時保持始終如一的高結(jié)果質(zhì)量(見圖 1)。由于它能夠同時處理三大要素,也意味著可以減少重復(fù)運(yùn)行流程的次數(shù)。”  


          圖1:與其它 FPGA 工具相比,Vivado 設(shè)計套件能夠以更快的速度、更優(yōu)異的質(zhì)量完成各種規(guī)模的設(shè)計


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