TSMC確認(rèn)采用Cadence 3D-IC技術(shù)應(yīng)用于其CoWoS參考流程

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，今天宣布TSMC已經(jīng)確認(rèn)采用Cadence 3D-IC技術(shù)應(yīng)用于其CoWoS (chip-on-wafer-on-substrate)參考流程，用來開發(fā)CoWoS?測(cè)試載具，包含一個(gè)SoC與Cadence Wide I/O存儲(chǔ)器控制器與PHY IP。這是晶圓廠方面的首個(gè)硅驗(yàn)證的參考流程，可用于多晶粒集成，并包含TSMC CoWoS?與Cadence 3D-IC技術(shù)，使得3D-IC設(shè)計(jì)成為電子公司的可靠選擇。

　　3D-IC解決方案中經(jīng)檢驗(yàn)的可靠技術(shù)涵蓋Cadence Encounter? RTL-to-signoff和Virtuoso?定制/模擬平臺(tái)。同樣包含于其中的還有Cadnece系統(tǒng)級(jí)封裝產(chǎn)品，以及最近剛收購的Sigrity電源感知芯片/封裝/電路板信號(hào)完整性解決方案，幫助工程師攻克從規(guī)劃到實(shí)現(xiàn)、測(cè)試、分析和驗(yàn)證的整個(gè)過程中的晶粒堆疊與硅載體問題，。TSMC獨(dú)特的CoWoS?組合凸塊單元可以簡(jiǎn)化凸塊分配，目前在Cadence Encounter Digital Implementation(EDI)System、QRC Extraction和Cadence Physical Verification System中自動(dòng)獲得支持。CoWoS?參考流程有CoWoS?設(shè)計(jì)工具包可用，以及從TSMC測(cè)試載具獲得硅驗(yàn)證結(jié)果。

　　TSMC 選擇Cadence的高帶寬、低功耗 Wide I/O控制器與PHY設(shè)計(jì)IP解決方案，使用CoWoS?技術(shù)連接SoC與Wide I/O DRAM，其存儲(chǔ)器界面的峰值數(shù)據(jù)率超過100Gbit/Sec。

　　3D-IC技術(shù)為工程師開發(fā)當(dāng)今復(fù)雜設(shè)計(jì)提供了多種主要優(yōu)勢(shì)，包括更高的性能，降低的功耗，以及更小的體積。TSMC的CoWoS?是一種綜合的工藝技術(shù)，將多個(gè)芯片捆綁在單個(gè)設(shè)備里，降低功耗與體積，同時(shí)提升系統(tǒng)性能。Cadence 3D-IC技術(shù)可以幫助數(shù)字、定制與封裝環(huán)境之間的多芯片協(xié)同設(shè)計(jì)，在各芯片與硅載體上都采用了硅通孔技術(shù)(TSV)，并支持微型凸塊排列、布置、布線、可測(cè)性設(shè)計(jì)以及從系統(tǒng)的角度進(jìn)行分析與驗(yàn)證。Wide I/O控制器與PHY展示了在3D-IC技術(shù)上應(yīng)用存儲(chǔ)器子系統(tǒng)的優(yōu)勢(shì)，大幅降低運(yùn)作功率，提高存儲(chǔ)器帶寬。

　　“Cadence 3D-IC技術(shù)助力新一代高性能移動(dòng)設(shè)備，并提供了系統(tǒng)性能與功率效率方面的極大優(yōu)勢(shì)，”Cadence硅實(shí)現(xiàn)部門研發(fā)部高級(jí)副總裁Chi-ping Hsu說，“我們繼續(xù)與TSMC在CoWoS?工藝上進(jìn)行合作，確保此底層技術(shù)能夠繼續(xù)支持重要的新興技術(shù)。”

　　“TSMC繼續(xù)與Cadence緊密合作，在業(yè)界推廣3D-IC技術(shù)，”TSMC設(shè)計(jì)底層技術(shù)營銷部門高級(jí)主管Suk Lee說，“我們已經(jīng)花了三年時(shí)間與OIP產(chǎn)業(yè)鏈的合作伙伴一起準(zhǔn)備CoWoS?設(shè)計(jì)流程用于生產(chǎn)，現(xiàn)在我們已經(jīng)做好準(zhǔn)備幫助客戶用TSMC CoWoS?技術(shù)進(jìn)行3D-IC設(shè)計(jì)。”