ModelSim+Synplify+Quartus的Altera FPGA的仿真實現(xiàn)
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1、設(shè)計一個多路選擇器，利用ModelSimSE做功能仿真；
2、利用Synplify Pro進行綜合，生成xxx.vqm文件；
3、利用Quartus II導(dǎo)入xxx.vqm進行自動布局布線，并生成xxx.vo(Verilog
4、利用ModelSimSE做后仿真，看是否滿足要求。
注：
1. 仿真器(Simulator)是用來仿真電路的波形。
2. 綜合工具(Synthesizer)的功能是將HDL轉(zhuǎn)換成由電路所組成的Netlist。
3. 一般而言，在電路設(shè)計的仿真上可分為Pre-Sim 和Post-Sim。Pre-Sim 是針而Post-Sim則是針對綜合過且做完成了Auto Place and Route（APR)的電路進行仿真，以確保所設(shè)計的電路實現(xiàn)在FPGA上時，與Pre-Sim 的功能一樣。
1、前仿真（Pre-Sim）
步驟一：打開ModelSimSE，然后建立一個Project；
※建立Project的方式為點選File → New → Project…；
※設(shè)定Project Name 與Project location，按OK 即可建立Project。
步驟二：新增設(shè)計文檔或加入文檔。
※新增文檔的方式為點選File → New → Source → Verilog，然后對文檔進行編輯并儲存為xxx.v；
※加入文檔的方式為點選File → Add to Project → File...，然后點選xxx.v；
步驟三：編譯(Compile)。
※編譯文檔的方式為點選Compile → Compile All，即可編譯所有的文檔。
※如果編譯時發(fā)生錯誤，在顯示錯誤的地方(紅字)點兩下，即可跳到錯誤。
步驟四：新增或加入測試平臺(Testbench)。
※當(dāng)設(shè)計完電路后，為了確定所設(shè)計的電路是否符合要求，我們會寫一個測 試平臺(Testbench)；
※新增或加入測試平臺，然后編譯它。
步驟五：仿真(Simulate)。
※仿真的方式為點選Simulate → Simulate…；
※打開Design里面的work，然后點選mux_4_to_1_tb 并Add 它，最后按Load 即可跳到仿真窗口。
步驟六：加入信號線。
※在窗口上按右鍵，然后點選Add → Add to Wave；
步驟七：看波形。
※在工具列上按Run，然后就會顯示波形；
※慢慢看波形吧，沒有波形就沒有真相!
以上就是使用ModelSim做Pre-Sim的基本流程，在此要特別強調(diào)的是，ModelSim所有的功能并不僅僅于此，如果你想要了解更多的話，一切都要靠自己花時間去問去試，只有努力的人才能有豐富的收獲，加油！
2、綜合（Synthesis）
步驟一：打開Synplify Pro，然后建立一個Project。
※先點選File，再點選New；
※選擇Project File，并設(shè)定File Name與File Location；
步驟二：加入設(shè)計文件。
※點選欲加入的xxx.v，然后按Add，再按OK后就可以將檔案加入。 
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