ModelSim+Synplify+Quartus的Altera FPGA的仿真實現(xiàn)
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步驟三：選擇FPGA的Device 與其它相關(guān)設(shè)定。
※先點選Project，再點選Implementation Options。
※在Device 的設(shè)定如下：Technology為Altera Stratix，Part為EP1S10，Speed 為-6，Package 為FC780。
※在Options 的設(shè)定是將FSM Compiler與Resource Sharing打勾。
※在Constraints的設(shè)定是將Frequency設(shè)定至100Mhz。
※在Implementation Results的設(shè)定是將Result File Name填入與電路模塊相同的名稱，而xxx.vgm這個文件會在QuartusII做APR時被使用。然后將下列兩個選項打勾(Write Vendor Constraint File與Write Mapped Verilog Netlist)。
※在Timing Report的設(shè)定是將Number of Critical Paths與Number of Start/End Points都設(shè)為11。
※在Verilog里是將TOP Level Module填入與電路模塊相同的名稱，然后將 Use Verilog 2001打勾。
步驟四：綜合(Synthesis)。
※點選RUN → Synthesize，最后出現(xiàn)Done!就是已經(jīng)綜合完畢。
步驟五：檢查綜合后的電路。
※先點選HDL Analyst，再點選RTL，最后點選Hierarchal View，畫面會出現(xiàn)綜合后的電路Netlist。
以上就是使用Synplify將HDL程序合成為電路Netlist的基本流程，值得注意的是，當(dāng)你針對不同要求而設(shè)定的Constraints不同時，你就會得到不同的電路Netlist，所要付出的硬件代價也不同，這就需要大家多花點心思來了解其中的奧妙之處。 本文引用地址：http://www.ex-cimer.com/article/151781.htm
3、自動布局布線（APR）
步驟一：開啟Quartus II，然后建立一個Project。
※先點選File，再點選New Project Wizard…。
※設(shè)定Work Directory，Project Name與Top-Level Entity Name，再按Next。
步驟二：加入設(shè)計文件。
※點選Add…，將Synplify合成出來的xxx.vqm加入，再按Next。
步驟三：設(shè)定相關(guān)的EDA Tools。
※在Tool Type點選Simulation，Tool Name點選ModelSim。 
※點選Settings，將Time Scale設(shè)定為1 ns。
步驟四：設(shè)定Family。
※設(shè)定Family為Stratix，再按Next。
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