ModelSim+Synplify+Quartus的Altera FPGA的仿真實(shí)現(xiàn)
加入技術(shù)交流群
步驟三：選擇FPGA的Device 與其它相關(guān)設(shè)定。
※先點(diǎn)選Project，再點(diǎn)選Implementation Options。
※在Device 的設(shè)定如下：Technology為Altera Stratix，Part為EP1S10，Speed 為-6，Package 為FC780。
※在Options 的設(shè)定是將FSM Compiler與Resource Sharing打勾。
※在Constraints的設(shè)定是將Frequency設(shè)定至100Mhz。
※在Implementation Results的設(shè)定是將Result File Name填入與電路模塊相同的名稱，而xxx.vgm這個(gè)文件會(huì)在QuartusII做APR時(shí)被使用。然后將下列兩個(gè)選項(xiàng)打勾(Write Vendor Constraint File與Write Mapped Verilog Netlist)。
※在Timing Report的設(shè)定是將Number of Critical Paths與Number of Start/End Points都設(shè)為11。
※在Verilog里是將TOP Level Module填入與電路模塊相同的名稱，然后將 Use Verilog 2001打勾。
步驟四：綜合(Synthesis)。
※點(diǎn)選RUN → Synthesize，最后出現(xiàn)Done!就是已經(jīng)綜合完畢。
步驟五：檢查綜合后的電路。
※先點(diǎn)選HDL Analyst，再點(diǎn)選RTL，最后點(diǎn)選Hierarchal View，畫面會(huì)出現(xiàn)綜合后的電路Netlist。
以上就是使用Synplify將HDL程序合成為電路Netlist的基本流程，值得注意的是，當(dāng)你針對(duì)不同要求而設(shè)定的Constraints不同時(shí)，你就會(huì)得到不同的電路Netlist，所要付出的硬件代價(jià)也不同，這就需要大家多花點(diǎn)心思來(lái)了解其中的奧妙之處。 本文引用地址：http://www.ex-cimer.com/article/151781.htm
3、自動(dòng)布局布線（APR）
步驟一：開啟Quartus II，然后建立一個(gè)Project。
※先點(diǎn)選File，再點(diǎn)選New Project Wizard…。
※設(shè)定Work Directory，Project Name與Top-Level Entity Name，再按Next。
步驟二：加入設(shè)計(jì)文件。
※點(diǎn)選Add…，將Synplify合成出來(lái)的xxx.vqm加入，再按Next。
步驟三：設(shè)定相關(guān)的EDA Tools。
※在Tool Type點(diǎn)選Simulation，Tool Name點(diǎn)選ModelSim。 
※點(diǎn)選Settings，將Time Scale設(shè)定為1 ns。
步驟四：設(shè)定Family。
※設(shè)定Family為Stratix，再按Next。
評(píng)論