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          利用AMSVF進行混合信號SoC的全芯片驗證

          作者: 時間:2011-01-04 來源:網(wǎng)絡 收藏

            
            近年來,消費電子和個人計算市場的發(fā)展增加了對于更強大且高度集成的產(chǎn)品的需求。低成本、低功耗、復雜功能和縮短上市時間的需要,讓越來越多的IC設計采用了技術。
            
            在這些電路中,由于包含了數(shù)據(jù)轉換器、功率管理及其它模擬電路,設計不可避免并且越來越多。在設計中,為了避免重制,確保一次性流片成功,全成為關鍵一環(huán)。傳統(tǒng)上,在復雜的混合信號SoC設計中,不同團隊分別獨立數(shù)字和模擬組件,并不全芯片綜合,其主要原因是沒有足夠強大的EDA工具能夠完成這個重要任務。如果所有的集成和接口問題僅僅是在測試平臺中解決,那么就很難保證混合信號的正確連接和時序匹配。隨著高速SPICE模擬工具的出現(xiàn),設計師可以在晶體管級執(zhí)行整個芯片系統(tǒng)的驗證,這是一種較為有效的驗證方法。該方法具有很高的精確性,并能夠全面的功能分析,但是,此類驗證只能在設計周期的最后階段進行,那時所有的單元和定制元件都已經(jīng)設計完成。此外,這種方法的模擬速度有時非常緩慢,必須動用大量的硬件資源。對于包含微處理器、ROM、RAM、PLL等的復雜系統(tǒng),由于其元件數(shù)量實在過于龐大,高速SPICE模擬器幾乎不可能執(zhí)行全芯片晶體管級模擬。
            
            然而,驗證方法學應該貫穿于整個設計階段,而不能僅局限于最終的驗證階段。同時,為了實現(xiàn)混合信號SoC驗證在精確性和速度之間的完美平衡,設計師可能想要保持某些重要的模擬模塊(如ADC、PLL)作為SPICE網(wǎng)表,而其它部分為Verilog行為級模塊。這時,設計師可以選擇使用晶體管級電路去替代特定的行為模塊,并及時高效地繼續(xù)設計驗證過程。
            
            為了實現(xiàn)精確而快速的全芯片驗證,全新的模擬解決方案應運而生。
            
            AMS Designer與
            
            作為新一代的模擬器,AMS Designer基于Virtuoso Spectre和Ultrasim Simulator以及Incisive Unified Simulator引擎的可靠技術,是一種單一核心(Single Kernel)的混合信號模擬器。它提供了兩種模擬求解器——Spectre和Ultrasim,并支持幾乎所有的語言和SPICE網(wǎng)表規(guī)格。Ultrasim求解器性能較高,有著堪比SPICE的精確性,并且容量幾乎無限,因此較適合大型全芯片設計。
            
            雖然AMS Designer為DFII流程提供了友好的圖形用戶界面,然而對于混合信號驗證,多數(shù)設計師更需要該應用在命令行模式下執(zhí)行全芯片驗證。其原因不僅是因為命令行模式提供了強大而方便的批量運行功能,還因為設計本身是基于沒有原理圖的文本文檔,或沒有GUI環(huán)境。對于這種應用方式,(AMS驗證流程)更加適合。

          本文引用地址:http://www.ex-cimer.com/article/156805.htm

            的應用模式

            繼承了NC-Verilog,AMSVF的使用支持ncverilog單步模式,它主要面向Verilog-XL用戶;而3步模式會調用ncvlog剖析輸入文件,調用ncelab構建電路結構,然后調用ncsim模擬器模擬電路。

            目前,AMSVF可以為數(shù)字測試平臺提供支持,其應用模式如圖1所示。

          AMSVF的應用模式

          圖1 AMSVF的應用模式

            Verilog/VHDL頂層也可以例示SPICE subckt,對于VHDL測試平臺來說,需要提供Verilog wrapper。另外,頂層可以調用其它Verilog/VHDL模塊。這種應用模式被命名為“Verilog on top”。中層SPICE subckt也可以例示最底層的Verilog/VHDL模塊,這種應用模式被命名為“Sandwich”或“SPICE in middle”。另外,在一些復雜設計中,AMSVF還支持多個“Sandwich”應用模式,如“Verilog - SPICE - Verilog - SPICE - Verilog”。

            這兩種應用模式對于用戶的全芯片驗證應用是非常方便的。對于一個純粹的數(shù)字系統(tǒng)設計,為了獲得精確的結果,用戶可以用SPICE網(wǎng)表替代一些Verilog模塊,甚至使用寄生參數(shù)以獲得更為精確的模擬結果。由于物理元件太多,模擬速度可能會變慢,這時,用戶可以在SPICE網(wǎng)表中對基本門電路使用Verilog/VHDL行為級模塊。那么,“Sandwich”應用模式就得以實現(xiàn)。這意味著用戶可以自由而簡單地切換應用模式。 Script type=text/javascript>function ImgZoom(Id)//重新設置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w m){return;} else{ var h = $(Id).height; $(Id).height = parseInt(h*m/w); $(Id).width = m; } } window.onload = function() { var Imgs = $(content).getElementsByTagName(img); var i=0; for(;i


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