基于Verilog HDL語(yǔ)言的CAN總線控制器設(shè)計(jì)及驗(yàn)證

摘要：在此利用Verilog HDL設(shè)計(jì)了一款CAN總線控制器，首先根據(jù)協(xié)議把整個(gè)CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個(gè)模塊，然后用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)了各個(gè)功能模塊，并使用Modelsim軟件對(duì)各個(gè)模塊的功能進(jìn)行了仿真，最后使用FPGA芯片對(duì)設(shè)計(jì)的CAN總線控制器驗(yàn)證，并連接了一個(gè)包含該FPGA CAN總線控制器的4節(jié)點(diǎn)CAN總線網(wǎng)絡(luò)。測(cè)試結(jié)果表明所設(shè)計(jì)的CAN總線控制器能夠完成設(shè)定的功能。

關(guān)鍵詞：CAN總線；控制器；FPGA；Verilog HDL

0 引言
CAN(Controller Area Network)是由ISO定義的一種串行通信總線，它是一種能有效地支持高安全等級(jí)的分布實(shí)時(shí)控制的新一代網(wǎng)絡(luò)通信協(xié)議，屬于現(xiàn)場(chǎng)總線范疇。CAN最早被設(shè)計(jì)作為汽車(chē)環(huán)境中微控制器的通訊，在車(chē)載各電子控制裝置與ECU之間交換信息，形成汽車(chē)電子控制網(wǎng)絡(luò)，目前應(yīng)用領(lǐng)域已經(jīng)相當(dāng)廣泛。
近年來(lái)，支持CAN協(xié)議的芯片不斷推出，給CAN總線用戶帶來(lái)了極大的方便。隨著我國(guó)對(duì)現(xiàn)場(chǎng)總線技術(shù)需求的增加，CAN總線已經(jīng)會(huì)成為我國(guó)最常用的現(xiàn)場(chǎng)總線之一。
基于CAN總線的ECU電子控制單元的開(kāi)發(fā)，也是現(xiàn)在最熱門(mén)的研究?，F(xiàn)在對(duì)CAN總線芯片的研究已經(jīng)不再局限于單一芯片的研究，而是把所有的功能芯片都集中在一塊芯片上實(shí)現(xiàn)一個(gè)完整的ECU的功能。
本項(xiàng)目目的是利用FPGA實(shí)現(xiàn)一款支持CAN2．0協(xié)議的總線控制器，完成一個(gè)通用的能夠滿足CAN2．0協(xié)議的CAN總線控制器軟IP核，這樣可以在以后的應(yīng)用中方便的集成到其他系統(tǒng)中去。本文使用VerilogHDL語(yǔ)言，設(shè)計(jì)了一款支持CAN2．0協(xié)議的CAN總線控制器，并利用FPGA芯片在CAN總線網(wǎng)絡(luò)中對(duì)其進(jìn)行了測(cè)試，實(shí)現(xiàn)了設(shè)計(jì)目的。創(chuàng)新點(diǎn)為CAN_Registers設(shè)計(jì)中寄存器模塊、位流處理器的收發(fā)部分功能、測(cè)試程序、基于該FPGA的CAN總線控制器的節(jié)點(diǎn)電路等。

1 CAN總線控制器設(shè)計(jì)
1．1 CAN控制器設(shè)計(jì)流程
1．1．1 功能設(shè)計(jì)
首先對(duì)CAN2．0協(xié)議進(jìn)行了深入的分析，掌握了CAN總線協(xié)議的各部分內(nèi)容；而后參照和分析了幾種典型的CAN總線控制器的功能；最后選擇PHILPS公司生產(chǎn)的CAN總線控制器SJA1000進(jìn)行進(jìn)一步的分析，掌握了它的各部分模塊的功能。在這些基礎(chǔ)上根據(jù)需要規(guī)劃了所設(shè)計(jì)的CAN總線控制器的功能。
1．1．2 設(shè)計(jì)描述和功能驗(yàn)證
功能設(shè)計(jì)完成后，依據(jù)功能并參照CAN總線2．0協(xié)議，將控制器劃分為若干功能模塊，明確了各個(gè)功能模塊的作用。確定模塊及其功能之后，用Verilog HDL語(yǔ)言實(shí)現(xiàn)了各模塊的設(shè)計(jì)。接著，利用Modelsim對(duì)整個(gè)設(shè)計(jì)進(jìn)行了功能驗(yàn)證。
1．1．3 邏輯綜合
功能仿真通過(guò)以后，利用QuartusⅡ?qū)λO(shè)計(jì)的CAN總線控制器進(jìn)行邏輯綜合，并把其配置到FPGA中。
1．1．4 硬件驗(yàn)證
配置到FPGA中以后，用所設(shè)計(jì)的基于FPGA的CAN總線控制器作為一個(gè)節(jié)點(diǎn)，與采用SJA1000作為控制器的節(jié)點(diǎn)電路進(jìn)行了通信測(cè)試，驗(yàn)證了所設(shè)計(jì)的CAN總線控制器的功能。
1．2 CAN總線控制器的整體設(shè)計(jì)
1．2．1 控制器SJA1000的功能結(jié)構(gòu)
SJA1000是PHILIPS公司于1997年推出的一種獨(dú)立CAN總線控制器，用于汽車(chē)和一般環(huán)境中的控制器局域網(wǎng)絡(luò)。SJA1000主要由以下幾個(gè)部分構(gòu)成：接口管理邏輯、發(fā)送緩沖器、接收緩沖器、接收濾波器、位數(shù)據(jù)流處理器、位時(shí)序邏輯、錯(cuò)誤管理邏。SJA1000是雙列直插式集成電路，功能框圖如圖1所示。

1．2．2 本文中控制器的功能結(jié)構(gòu)
本文設(shè)計(jì)的CAN控制器參照SJA1000控制器的結(jié)構(gòu)，功能基本框架包含如圖2所示的3個(gè)功能模塊。

CAN_IML是CAN總線控制器接口邏輯，主要功能是解釋來(lái)自微處理器的命令，控制CAN寄存器的尋址，向微處理器提供中斷信息和狀態(tài)信息。
CAN_Core為CAN協(xié)議控制器的核心部分，完成CAN協(xié)議中的數(shù)據(jù)鏈路層的全部功能以及物理層的部分功能，包括LLC子層的接收濾波、超載通知和恢復(fù)管理、MAC子層的數(shù)據(jù)封裝／拆裝、幀編碼、媒體訪問(wèn)管理、錯(cuò)誤檢測(cè)、錯(cuò)誤標(biāo)定、應(yīng)答和串行化／解串行化、以及物理層的位編碼／解碼、位定時(shí)和同步。CAN_Registers為一寄存器組，外部微處理器可以通過(guò)地址直接訪問(wèn)這些寄存器。根據(jù)功能框圖，設(shè)計(jì)了CAN總線控制器的程序結(jié)構(gòu)，如圖3所示。
1．3 CAN總線各個(gè)功能模塊的設(shè)計(jì)
1．3．1 CAN_IML設(shè)計(jì)
參照SJA1000，設(shè)計(jì)FPGA CAN總線控制器的接口，如圖4所示。

圖中Port_0_io_7到Port_0_io_0為地址／數(shù)據(jù)復(fù)合總線。Cs_can_i為片選輸入信號(hào)。當(dāng)Cs_can_i為0時(shí)允許訪問(wèn)CAN總線控制器。Ale_i為1時(shí)，允許對(duì)寄存器進(jìn)行賦值。Rd_i和Wr_i為微處理器的讀使能信號(hào)和寫(xiě)使能信號(hào)。Irq_on為中斷輸出信號(hào)，用于中斷微處理器。Rst_i為復(fù)位輸入，用于復(fù)位CAN接口。Clkout_o為FPGA CAN控制器提供給微處理器的時(shí)鐘輸出信號(hào)，時(shí)鐘分頻寄存器可禁止該引腳輸出。Bus_off_on控制總線關(guān)閉和總線開(kāi)放接口，Tx_o和Rx_i與收發(fā)器相連，向總線發(fā)送和接收數(shù)據(jù)。
1．3．2 CAN_Registers設(shè)計(jì)
設(shè)計(jì)的CAN總線控制器的寄存器模塊包括以下寄存器：模式寄存器、命令寄存器、狀態(tài)寄存器、中斷寄存器、中斷使能寄存器、總線定時(shí)寄存器0～1、仲裁丟失捕獲寄存器、錯(cuò)誤代碼捕獲寄存器、錯(cuò)誤報(bào)警限制寄存器、接收錯(cuò)誤計(jì)數(shù)器、發(fā)送錯(cuò)誤計(jì)數(shù)器、驗(yàn)收代碼寄存器0～3、驗(yàn)收屏蔽寄存器0～3、接收信息計(jì)數(shù)器和接收／發(fā)送緩沖器。
1．3．3 CAN_Core設(shè)計(jì)
CAN_Core為整個(gè)CAN控制器的核心，負(fù)責(zé)處理CAN的協(xié)議。核心模塊由4個(gè)部分組成，結(jié)構(gòu)如圖5所示。

下面簡(jiǎn)單介紹CAN_Core模塊中的位流處理器、位時(shí)序邏輯。
位流處理器是CAN總線控制器中控制數(shù)據(jù)流的發(fā)生器。它還執(zhí)行總線上的錯(cuò)誤檢測(cè)、仲裁、填充和錯(cuò)誤處理等功能。主要有接收模塊、發(fā)送模塊、錯(cuò)誤管理模塊、CRC校驗(yàn)、驗(yàn)收濾波、FIFO等6個(gè)模塊組成，如圖6所示。其中CRC校驗(yàn)、FIFO、驗(yàn)收濾波在所執(zhí)行的項(xiàng)目中已經(jīng)有他人設(shè)計(jì)完成。

位時(shí)序邏輯的設(shè)計(jì)包括位定時(shí)設(shè)計(jì)、采樣點(diǎn)設(shè)計(jì)、位同步設(shè)計(jì)3部分。下面以定位時(shí)為例介紹其設(shè)計(jì)。
位定時(shí)設(shè)計(jì) 在位定時(shí)設(shè)計(jì)中采用了一個(gè)有3個(gè)狀態(tài)的狀態(tài)機(jī)。3個(gè)狀態(tài)分別對(duì)應(yīng)的是同步段和相位緩沖段1以及相位緩沖段2。傳播段占用的時(shí)間短，在控制上沒(méi)有特別的意義，僅作為物理層的傳播延時(shí)，所以沒(méi)有設(shè)計(jì)進(jìn)狀態(tài)機(jī)，位定時(shí)部分的狀態(tài)機(jī)設(shè)計(jì)如圖7所示。

接著使用ModelSim軟件對(duì)所設(shè)計(jì)的各個(gè)模塊和整個(gè)CAN總線控制器進(jìn)行了功能仿真，仿真結(jié)果表明達(dá)到了設(shè)計(jì)目標(biāo)。

2 測(cè)試驗(yàn)證
本文最后設(shè)計(jì)了CAN總線控制器的測(cè)試程序，其目的是模擬一塊微處理器對(duì)CAN總線控制器進(jìn)行讀寫(xiě)操作，從而實(shí)現(xiàn)對(duì)CAN總線控制器的寄存器訪問(wèn)，完成總線收發(fā)功能。在該測(cè)試程序編寫(xiě)中，各個(gè)功能基本上以任務(wù)的形式實(shí)現(xiàn)，進(jìn)行不同的仿真時(shí)只需調(diào)用相關(guān)的任務(wù)模塊。圖8為驗(yàn)證程序的組成框圖。

仿真驗(yàn)證完成以后將其HDL CAN總線程序下載到FPGA中進(jìn)行測(cè)試，目標(biāo)芯片采用Cyclone系列的EP1C6Q240C8，為了驗(yàn)證所設(shè)計(jì)的FPGA CAN總線控制器，還設(shè)計(jì)了一款基于該FPGA的CAN總線控制器的節(jié)點(diǎn)電路，然后利用所設(shè)計(jì)的節(jié)點(diǎn)電路與其他3個(gè)利用SJA1000作為控制器的CAN總線節(jié)點(diǎn)進(jìn)行了通信測(cè)試。所有的節(jié)點(diǎn)使用AT89S52單片機(jī)作為節(jié)點(diǎn)微處理器，PCA82C250作為收發(fā)器，測(cè)試結(jié)果表明下載到FPGA中的控制器程序工作正常，實(shí)現(xiàn)了預(yù)計(jì)的CAN總線通訊功能。測(cè)試網(wǎng)絡(luò)示意圖如圖9所示。

測(cè)試時(shí)，按動(dòng)節(jié)點(diǎn)1上的開(kāi)關(guān)并將該狀態(tài)發(fā)送到節(jié)點(diǎn)2，在節(jié)點(diǎn)2上能顯示對(duì)應(yīng)的狀態(tài)，反之也可。同時(shí)也可在節(jié)點(diǎn)2通過(guò)鍵盤(pán)輸入某一代碼，而在節(jié)點(diǎn)1上的數(shù)碼管上顯示相應(yīng)的結(jié)果。該實(shí)驗(yàn)結(jié)果表明下載到FPGA中的控制器程序工作正常。

3 結(jié)語(yǔ)
本項(xiàng)目利用Verilog HDL語(yǔ)言設(shè)計(jì)了一款CAN總線控制器芯片，并使用ModelSire軟件對(duì)所設(shè)計(jì)的CAN總線控制器進(jìn)行了功能仿真；之后為了驗(yàn)證設(shè)計(jì)，還編制一個(gè)驗(yàn)證程序，并將驗(yàn)證之后的設(shè)計(jì)配置到了FPGA中；最后用所設(shè)計(jì)的基于FPGA的CAN總線控制器制作了CAN節(jié)點(diǎn)，并與其他采用SJA1000為控制器的CAN節(jié)點(diǎn)進(jìn)行了通訊測(cè)試，實(shí)現(xiàn)了CAN總線良好的工作，驗(yàn)證了設(shè)計(jì)的正確性。