高速流水線浮點加法器的FPGA實現(xiàn)
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現(xiàn)代信號處理技術(shù)通常都需要進行大量高速浮點運算。由于浮點數(shù)系統(tǒng)操作比較復(fù)雜，需要專用硬件來完成相關(guān)的操作(在浮點運算中的浮點加法運算幾乎占到全部運算操作的一半以上)，所以，浮點加法器是現(xiàn)代信號處理系統(tǒng)中最重要的部件之一。FPGA是當(dāng)前數(shù)字電路研究開發(fā)的一種重要實現(xiàn)形式，它與全定制ASIC電路相比，具有開發(fā)周期短、成本低等優(yōu)點。但多數(shù)FPGA不支持浮點運算，這使FPGA在數(shù)值計算、數(shù)據(jù)分析和信號處理等方面受到了限制，由于FPGA中關(guān)于浮點數(shù)的運算只能自行設(shè)計，因此，研究浮點加法運算的FPGA實現(xiàn)方法很有必要。
1 IEEE 754單精度浮點數(shù)標(biāo)準(zhǔn)
浮點數(shù)可以在更大的動態(tài)范圍內(nèi)提供更高的精度，通常，當(dāng)定點數(shù)受其精度和動態(tài)范圍所限不能勝任時，浮點數(shù)標(biāo)準(zhǔn)則能夠提供良好的解決方案。
IEEE協(xié)會制定的二進制浮點數(shù)標(biāo)準(zhǔn)的基本格式是32位寬(單精度)和64位寬(雙精度)，本文采用單精度格式。圖1所示是IEEE754單精度浮點數(shù)格式。圖中，用于單精度的32位二進制數(shù)可分為三個獨立的部分，其中第0位到22位構(gòu)成尾數(shù)，第23位到第30位構(gòu)成指數(shù)，第31位是符號位。
實際上，上述格式的單精度浮點數(shù)的數(shù)值可表示為：
上式中，當(dāng)其為正數(shù)時，S為0；當(dāng)其為負(fù)數(shù)時，S為1；(-1)s表示符號。指數(shù)E是ON255的變量，E減127可使指數(shù)在2-127到2128變化。尾數(shù)采用科學(xué)計算法表示：M=1．m22m21m20……m0。m22，m21，…，m0，mi為Mp的各位，設(shè)計時應(yīng)注意尾數(shù)中隱含的整數(shù)部分1。0是一個特殊的數(shù)，0的指數(shù)位和尾數(shù)位均為0，符號位可以是1，也可以是0。
2電路的流水線結(jié)構(gòu)
一般情況下，結(jié)構(gòu)化設(shè)計是電路設(shè)計中最重要的設(shè)計方法之一，采用結(jié)構(gòu)化設(shè)計方法可以將一個復(fù)雜的電路分割為獨立的功能子模塊，然后按一定的原則將各子模塊組合成完整的電路，這幾乎是電路設(shè)計的通用模式。這種設(shè)計方法便于設(shè)計人員分工合作、實現(xiàn)設(shè)計和功能測試，縮短上市時間、升級和二次開發(fā)，因而具有其它方法無法比擬的優(yōu)勢。
結(jié)構(gòu)化設(shè)計基本上可歸結(jié)為兩種方法：流水線(pipeline)和握手原則。其中握手原則適用于各功能子模塊內(nèi)部運算比較復(fù)雜、數(shù)據(jù)運算時延(latency)不確定的設(shè)計。由于數(shù)據(jù)運算時延不確定，所以，各子模塊間的時序配合必須通過握手信號的交互才能完成。握手原則設(shè)計的電路一般采用復(fù)雜的有限狀態(tài)機(FSM)作為控制單元，工程設(shè)計難度大，故在設(shè)計時應(yīng)慎重使用。流水線法適用于各功能子模塊內(nèi)部運算簡單整齊、數(shù)據(jù)運算時延確定的設(shè)計。由于數(shù)據(jù)運算時延比較確定，各前后級功能子模塊不需要任何交互信號就能完成時序配合，故可方便地實現(xiàn)數(shù)據(jù)的串行流水運算。流水線控制比較簡單，一般不需要設(shè)計專門的有限狀態(tài)機，而且工程設(shè)計容易，設(shè)計時可優(yōu)先選用。
3 工程的FPGA實現(xiàn)
3.1開發(fā)環(huán)境和器件選擇
本工程開發(fā)可在FPGA集成開發(fā)環(huán)境QuartusII 8.0 spl中完成。OuartusⅡ是世界著名PLD設(shè)計生產(chǎn)廠商――Altera公司的綜合性PLD開發(fā)軟件，內(nèi)嵌綜合器和仿真器，并有可與第三方工具協(xié)作的靈活接口，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程，而且運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用。
本設(shè)計中的器件選用Stratix IIEP2S15F484C3。Stratix II是Altera公司的高性能FPGA Stratix系列的第二代產(chǎn)品，具有非常高的內(nèi)核性能，在存儲能力、架構(gòu)效率、低功耗和面市及時等方面均有優(yōu)勢。
本系統(tǒng)的頂層框圖如圖2所示。為了顯示清楚，圖2被分成兩個部分顯示。本工程采用異步置位的同步電路設(shè)計方法，其中clk、reset、enab分別為系統(tǒng)時鐘、系統(tǒng)異步置位、系統(tǒng)使能信號。din_a、din_b分別為兩個輸入的單精度浮點數(shù)，data_out則是符合IEEE 754標(biāo)準(zhǔn)的兩輸入浮點數(shù)之和。
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