基于FPGA和虛擬儀器的DDS信號(hào)發(fā)生器設(shè)計(jì)

其中：
1)ADDER32B作為32位數(shù)據(jù)加法器，提供可控步進(jìn)的頻率值；
2)REG32B作為32位移位寄存器，與ADDER32B一起組成累加器，將接收到的32位數(shù)據(jù)反饋到ADDER32B完成以外部端口F為鍵控頻率字(即上文提到的)的步進(jìn)；
3)ROM作為讀取存儲(chǔ)器波形數(shù)據(jù)，根據(jù)步進(jìn)地址讀取存儲(chǔ)器中的10位長(zhǎng)度的波形數(shù)據(jù)，送入DA轉(zhuǎn)換器。

3 DDS信號(hào)發(fā)生器結(jié)果分析
圖6為仿真波形，可以看到，對(duì)于不同的頻率控制字F給出的不同值，對(duì)應(yīng)每一個(gè)時(shí)鐘輸出的采樣點(diǎn)的步幅變化不同。圖7為采用Quartus Ⅱ自帶的測(cè)試工具SignalTapⅡ(嵌入式邏輯分析儀)對(duì)設(shè)計(jì)結(jié)果進(jìn)行分析，如圖7所示為F鍵控頻率字設(shè)為16H時(shí)生成的正弦信號(hào)。圖8是在示波器上觀察的由DAC產(chǎn)生經(jīng)低通濾波器處理后的真實(shí)波形。

4 結(jié)束語(yǔ)
文中采用LabVIEW虛擬儀器技術(shù)結(jié)合FPGA技術(shù)實(shí)現(xiàn)的DDS信號(hào)發(fā)生器，通過(guò)利用計(jì)算機(jī)的強(qiáng)大功能，把傳統(tǒng)儀器的設(shè)計(jì)、編輯都放到計(jì)算機(jī)上完成，并通過(guò)通訊接口傳輸數(shù)據(jù)，實(shí)現(xiàn)不同波形的輸出。通過(guò)對(duì)系統(tǒng)仿真和實(shí)際測(cè)試，結(jié)果表明該DDS信號(hào)發(fā)生器不僅能產(chǎn)生理想的輸出信號(hào)，還具有集成度高。穩(wěn)定性好和擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)。