京微雅格重磅之作―新版FPGA/CAP設(shè)計(jì)套件Primace5

時(shí)序收斂工具iXplorer

配合新型的自動(dòng)尋找最佳實(shí)現(xiàn)的優(yōu)化工具iXplorer，用戶可以極大的加速設(shè)計(jì)時(shí)序收斂過程。

圖5：iXplorer配置界面

Primace5.0對iXplorer進(jìn)行了多項(xiàng)重要改進(jìn)。首先，引入了支持并行執(zhí)行流程的新一代流程控制引擎，充分的利用了主流多核系統(tǒng)的計(jì)算資源。其次，新開發(fā)的新型fMAX掃描算法Range-Scan，在充分利用了并行計(jì)算優(yōu)勢的基礎(chǔ)上，可以智能掃描時(shí)序約束(目前主要是時(shí)鐘頻率約束)，用最短的時(shí)間尋找不同時(shí)序約束下設(shè)計(jì)實(shí)現(xiàn)的最佳fMAX。此外，iXplorer支持多種掃描結(jié)束條件，方便用戶在多種需求下的靈活使用。最后，當(dāng)用戶得到最佳fMAX結(jié)果后，iXplorer提供了便捷的方式讓用戶把相應(yīng)的約束條件設(shè)置到用戶環(huán)境，從而可以得到相應(yīng)的結(jié)果。

RTL模板

為了方便用戶準(zhǔn)確描述設(shè)計(jì)，改善RTL 代碼質(zhì)量，Primace5.0新增了RTL Template功能，其中包括了常用的Verilog設(shè)計(jì)元素。通過使用RTL Template，用戶可以方便快捷的在設(shè)計(jì)中插入經(jīng)過Primace軟件驗(yàn)證的RTL代碼，簡化了用戶設(shè)計(jì)輸入過程并提高了設(shè)計(jì)代碼質(zhì)量。目前Primace RTL Template主要支持了以下幾類設(shè)計(jì)元素：

通用語法(注釋，編譯器控制語法等)

可綜合語法(目前僅支持Verilog可綜合子集，以及Memory, Multiplier等可以自動(dòng)推斷的代碼模式)

用戶自定義模板

圖6：RTL模板瀏覽界面

SoC仿真與時(shí)序仿真

Primace5.0還第一次完整支持了8051MCU的SoC仿真，以及時(shí)序仿真(Timing Simulation)。首先，通過簡明易用的工程文件管理，方便用戶對設(shè)計(jì)文件和測試平臺(tái)文件進(jìn)行編輯和管理;其次，引入了對8051MCU的SoC仿真支持，完全改變了過去調(diào)試8051MCU需要依賴第三方工具的調(diào)試模式，大大提升了用戶SoC設(shè)計(jì)的調(diào)試效率，加快了用戶SoC設(shè)計(jì)的整個(gè)驗(yàn)證和調(diào)試流程。最后，引入了對時(shí)序仿真的支持，為解決用戶設(shè)計(jì)中遇到的時(shí)序收斂問題提供了一條全新的分析和調(diào)試的途徑，加快了用戶設(shè)計(jì)時(shí)序收斂的過程。

圖7：仿真調(diào)用界面

流程及信息提示

相對上一代版本，新一代Primace顯著改進(jìn)了用戶信息提示以及流程的穩(wěn)定性。Primace 5.0對用戶設(shè)計(jì)實(shí)現(xiàn)中各個(gè)階段的流程信息重新進(jìn)行了劃分，將所有信息分為4類：命令信息，執(zhí)行信息，警告信息和錯(cuò)誤信息，對每一類信息逐條進(jìn)行了編號(hào)，并引入了同類信息的折疊顯示，方便用戶通過流程信息了解設(shè)計(jì)實(shí)現(xiàn)的實(shí)時(shí)情況。此外，良好的用戶信息分類和顯示也提升了流程日志的可用性，進(jìn)一步方便用戶了解設(shè)計(jì)實(shí)現(xiàn)的過程。

圖8：信息提示界面