基于FPGA的AVS視頻解碼芯片仿真和驗(yàn)證平臺(tái)設(shè)計(jì)

AVS是我國(guó)具備自主知識(shí)產(chǎn)權(quán)的第二代信源編碼標(biāo)準(zhǔn)，其編碼效率比MPEG-2高2～3倍，與AVC相當(dāng)，但技術(shù)方案簡(jiǎn)潔，芯片實(shí)現(xiàn)復(fù)雜度低，是一套包含系統(tǒng)、視頻、音頻和媒體版權(quán)管理在內(nèi)的完整標(biāo)準(zhǔn)體系，為數(shù)字音視頻產(chǎn)業(yè)提供了全面的解決方案。

從2012年11月1日起，AVS標(biāo)準(zhǔn)將被強(qiáng)制執(zhí)行，屆時(shí)，所有在中國(guó)內(nèi)地上市的地面數(shù)字電視接收機(jī)(包括機(jī)頂盒、一體機(jī))必須內(nèi)置AVS解碼功能，否則將無法銷售。由此，在未來十年時(shí)間內(nèi)，高清晰度/標(biāo)準(zhǔn)清晰度AVS解碼芯片的國(guó)內(nèi)需求量年均將達(dá)到4 000多萬片。

在芯片設(shè)計(jì)中，驗(yàn)證所花費(fèi)的時(shí)間約占整個(gè)設(shè)計(jì)周期的70%～80%。驗(yàn)證成為大規(guī)模集成電路設(shè)計(jì)的主要瓶頸。一方面，視頻解碼器需要對(duì)大量的一致性測(cè)試碼流進(jìn)行驗(yàn)證，在考慮時(shí)序信息以后，軟件的仿真速度非常慢，因此，需要基于FPGA的硬件仿真平臺(tái)來提高仿真和驗(yàn)證的速度。另一方面，門數(shù)百萬級(jí)以上的芯片設(shè)計(jì)每次投片費(fèi)用巨大，投片前進(jìn)行基于FPGA的驗(yàn)證是保證投片成功的一個(gè)必不可少的環(huán)節(jié)。

當(dāng)前關(guān)于視頻解碼芯片的FPGA驗(yàn)證平臺(tái)的文獻(xiàn)并不多。參考文獻(xiàn)[2]用2塊VirtexE系列的FPGA搭建了視頻解碼芯片的驗(yàn)證平臺(tái);參考文獻(xiàn)[2]則采用Xilinx公司的兩片F(xiàn)PGA和Altera公司的2片EP2C35 FPGA完成驗(yàn)證平臺(tái)的設(shè)計(jì)。本文針對(duì)視頻解碼器芯片的仿真和驗(yàn)證要求，通過對(duì)驗(yàn)證平臺(tái)框架的優(yōu)化，提出基于1塊Altera的FPGA芯片，設(shè)計(jì)實(shí)現(xiàn)視頻解碼器的硬件驗(yàn)證平臺(tái)。

1 驗(yàn)證平臺(tái)組成和設(shè)計(jì)

硬件驗(yàn)證平臺(tái)應(yīng)該具有可重用的特點(diǎn)。在芯片的設(shè)計(jì)階段，硬件驗(yàn)證平臺(tái)可以作為仿真驗(yàn)證平臺(tái)，要求能夠獨(dú)立完成整個(gè)視頻解碼的過程。一方面可以將視頻解碼系統(tǒng)的硬件模塊載入，以驗(yàn)證硬件模塊的功能;另一方面可以載入視頻解碼系統(tǒng)的軟件部分，讓硬件模塊和軟件模塊在一個(gè)平臺(tái)下真正實(shí)現(xiàn)軟硬件協(xié)同工作，以驗(yàn)證整個(gè)解碼系統(tǒng)的功能，實(shí)現(xiàn)視頻解碼的全過程。

本驗(yàn)證平臺(tái)以Altera公司的DE2多媒體開發(fā)平臺(tái)為主體，在FPGA內(nèi)嵌入Nios II軟核處理器，結(jié)合Nios II可自定義CPU指令和用戶外設(shè)的特點(diǎn)，配合PC機(jī)軟件程序、VGA顯示器以及自定義SDRM存儲(chǔ)器端口控制模塊，搭建出一個(gè)完整的視頻解碼芯片驗(yàn)證平臺(tái)，如圖1所示。

考慮到方便設(shè)計(jì)和占用資源少的原因，該驗(yàn)證平臺(tái)僅用一塊FPGA，故將其分為兩部分來設(shè)計(jì)：視頻解碼部分和VGA顯示部分。其中，視頻解碼部分可以獨(dú)立完成視頻碼流解碼過程，將輸入的視頻文件解碼成YUV文件;同時(shí)，可將設(shè)計(jì)的AVS視頻解碼器的硬件模塊載入，以驗(yàn)證硬件模塊的功能，并且為分析所設(shè)計(jì)模塊的性能參數(shù)提供可靠依據(jù)。VGA顯示部分主要控制VGA顯示器顯示解碼生成的YUV文件。這兩部分構(gòu)成了一個(gè)“視頻解碼—VGA顯示”的完整的驗(yàn)證平臺(tái)。

1.1 視頻解碼設(shè)計(jì)

該系統(tǒng)主要分為視頻解碼系統(tǒng)硬件設(shè)計(jì)和軟件程序開發(fā)。

1.1.1 視頻解碼硬件設(shè)計(jì)

視頻解碼系統(tǒng)硬件設(shè)計(jì)框圖如圖2所示，采用一塊Altera EP2C35F672C6 FPGA，它能提供豐富的內(nèi)存資源和容量，以及新算法資源，增強(qiáng)時(shí)鐘管理支持，其結(jié)構(gòu)體系將使系統(tǒng)性能達(dá)到更高層次，擴(kuò)大輸入輸出帶寬，提高時(shí)鐘頻率、內(nèi)存速度和數(shù)據(jù)處理速度。在FPGA上實(shí)現(xiàn)Nios II軟核CPU、SDRAM、Flash、Timer、Epcs controller等模塊相連。Nios II 軟核CPU和其他IP模塊之間通過Avalon片上總線相連，該總線規(guī)定了主部件和從部件之間進(jìn)行連接的端口和通信的時(shí)序。該部分允許將設(shè)計(jì)的硬件模塊或者AVS視頻解碼系統(tǒng)掛接到Avalon總線上，通過Nios II軟核處理器的控制，與PC機(jī)中的軟件解碼程序協(xié)同工作，共同完成視頻解碼過程。同時(shí)還能夠計(jì)算出其所占用資源以及加入硬件模塊后所節(jié)省的時(shí)間，便于準(zhǔn)確分析所驗(yàn)證硬件模塊的性能參數(shù)。

根據(jù)系統(tǒng)的功能要求和Nios II軟核處理器的高度可配置性，通過硬件開發(fā)工具SoPC Builder定制的硬件系統(tǒng)框圖如圖3所。Nios II系統(tǒng)用CFI-Flash存儲(chǔ)輸入的視頻頻碼流文件，SDRAM用作運(yùn)行程序的內(nèi)存。同時(shí)加入了SD卡，預(yù)留存儲(chǔ)以后需要解碼的大容量視頻文件，生成的解碼文件暫存在PC機(jī)上，這樣極大地減少了片上RAM的使用率。