基于多IP核復用SoC芯片的可靠性研究

1 引言

隨著半導體工藝技術的發(fā)展, 愈來愈復雜的IP核可集成到單顆芯片上, SoC (片上系統)技術正是在集成電路( IC) 向集成系統( IS)轉變的大方向下產生的。采用SoC 技術, 可將微處理器、模擬IP核、數字IP核和存儲器等集成在單一SoC芯片上, 因而具有很多優(yōu)勢: 采用IP核復用技術可大幅度縮短芯片的研發(fā)周期和費用; 采用IP核復用技術能極大改善功耗開銷, 降低風冷要求，并可大幅度減少印制板上部件數和管腳數; 由于以前板級連線全部集成到芯片中, 從而帶來整機的可靠性的大幅度提高; 可以縮短整機的研發(fā)時間和研發(fā)費用等。

由于各類IP核質量參差不齊, 到目前為止, IP核的接口標準和質量標準還未完全統一, IP 核質量評估手段還需完善, SoC 芯片集成的IP核越多, 其可靠性降低的風險就越大, 因而非常必要研究多IP核復用SoC的可靠性, 多IP核復用SoC 的可靠性受處理器、外圍模塊IP核、多IP核間通信的可靠性的影響。

2 SoC芯片可靠性研究

可靠性技術的實現都是以容錯為基礎, 容錯技術主要是依靠資源的冗余和系統重構資源的組織來完成。冗余主要包括硬件冗余、軟件冗余、時間冗余、信息冗余等。硬件冗余是在常規(guī)的硬件功能設計之外再另加一些備用的附加的硬件, 當常規(guī)硬件發(fā)生錯誤時備用硬件起作用, 使系統仍然能夠正常工作; 軟件冗余是增加一些額外的用于檢錯糾錯的程序, 當運行出錯時程序能夠自行進行檢錯糾錯; 時間冗余是為某一指令或一段程序開辟額外的時間讓其重復執(zhí)行; 信息冗余是增加信息的多余度, 使其自己具有檢錯糾錯的能力。

從以下三個方面對多IP復用SoC 進行了可靠性研究: 處理器的可靠性、多IP核間通信的可靠性、IP核工作異常狀態(tài)檢測。

2. 1 片上處理器的可靠性

處理器的可靠性直接決定著SoC 芯片的可靠性。從Cache容錯、寄存器文件錯誤保護、觸發(fā)器的錯誤保護等方面進行了研究來提高處理器的可靠性, 并分析對整個SoC 芯片可靠性的影響。

2. 1. 1 Cache容錯

在電路中加一個Cache Contro ller 模塊, 在該模塊中實現對Cache的管理。其中錯誤檢測的方法采用2 位的奇偶校驗位, 1位作為奇校驗, 1位作為偶校驗, 在讀Cache的同時進行校驗。如果校驗出錯, 則強迫Cache 不命中, 并從外部存儲去獲取數據。CACH E的控制結構如圖1所示。

圖1

2. 1. 2 寄存器文件的錯誤保護

采用1、2奇偶校驗, 同時采用( 32. 7) BCH 校驗和進行容錯。寄存器文件錯誤保護原理如圖2所示。

2. 1. 3 觸發(fā)器的錯誤保護

采用TMR三模冗余的方式進行容錯。觸發(fā)器錯誤保護中,通過比較器來進行表決以輸出正確的數據輸出。TMR ( Tr ip le-M odu la r- Redundancy)的原理是將同一份信息保存在三份物理存儲空間中。讀取的時候比較三份內容, 如果不完全相同, 就取兩個一致的值為真值。在控制器通過總線向內存寫入數據(WR 有效) 時, 每一比特數據通過三態(tài)門同時寫到三個對應的比特存儲單元中。當總線向內存請求數據( RD有效) 時, 三份同時存儲的內容到達比較器, 比較器邏輯按照前述規(guī)則輸出數據內容及是否發(fā)生2 /3判決的標記。這是一種在系統結構上通過增加冗余資源的方法來掩蓋故障造成的影響, 使得即使出錯或發(fā)生故障, SoC芯片的功能仍不受影響, 仍能夠正常執(zhí)行預定任務的技術。

圖2

觸發(fā)器的錯誤保護中采用TMR三模冗余寄存器的方式進行容錯。觸發(fā)器錯誤保護中, 通過比較器來進行表決以輸出正確的數據輸出。這種容錯設計中, 當有一個以下冗余寄存器出錯時可以輸出正確結果, 當兩個以上的冗余寄存器出錯時就會輸出錯誤的結果。觸發(fā)器文件的錯誤保護原理如圖3所示。

圖3