基于FPGA的應(yīng)力應(yīng)變信號(hào)監(jiān)測(cè)系統(tǒng)的研究設(shè)計(jì)

4．4 雙端口異步FIFO緩存模塊
由于軟核處理器和FIFO的時(shí)鐘不同，處理器讀速度遠(yuǎn)遠(yuǎn)大于FPGA采集數(shù)據(jù)的速度，因此設(shè)計(jì)用FIFO在處理器和FPGA間的跨時(shí)鐘域數(shù)據(jù)傳輸中起緩存的作用。在Quartus II9．0中用Altera提供的免費(fèi)FIFO核設(shè)計(jì)生成的FIFO緩存模塊如圖7所示。

5 數(shù)據(jù)傳輸模塊設(shè)計(jì)
數(shù)據(jù)是通過(guò)無(wú)線的方式進(jìn)行數(shù)據(jù)傳輸如圖8所示，通過(guò)CDMA網(wǎng)絡(luò)傳輸，工作量小，且方便維護(hù)，成本也低，可以通過(guò)CDMA網(wǎng)絡(luò)實(shí)現(xiàn)數(shù)據(jù)的實(shí)時(shí)傳輸。

監(jiān)控中心采用查詢方式接收／發(fā)送數(shù)據(jù)，數(shù)字信號(hào)處理模塊采用中斷方式接收數(shù)據(jù)。查詢方式發(fā)送數(shù)據(jù)。在監(jiān)控中心向數(shù)字信號(hào)處理模塊發(fā)送數(shù)據(jù)時(shí)，先把數(shù)據(jù)發(fā)送到管理模塊，管理模塊再將數(shù)據(jù)發(fā)送到數(shù)字信號(hào)處理模塊，當(dāng)數(shù)據(jù)發(fā)送結(jié)束時(shí)，比較數(shù)字信號(hào)處理模塊的模塊編號(hào)和監(jiān)控中心發(fā)送的模塊編號(hào)是否匹配，如果匹配則接收數(shù)據(jù)并存入數(shù)據(jù)庫(kù)，并實(shí)時(shí)顯示，監(jiān)控中心的數(shù)據(jù)顯示模塊主要顯示監(jiān)測(cè)點(diǎn)，以及對(duì)應(yīng)的應(yīng)變值、溫度值和應(yīng)變、溫度的最大值和最小值。并將數(shù)據(jù)保存起來(lái)然后通過(guò)對(duì)數(shù)據(jù)的分析處理，對(duì)系統(tǒng)的結(jié)構(gòu)安全狀況做出評(píng)估。

6 結(jié)束語(yǔ)
本設(shè)計(jì)將FPGA (現(xiàn)場(chǎng)可編程門陣列)引入應(yīng)力應(yīng)變檢測(cè)系統(tǒng)的設(shè)計(jì)。FPGA的時(shí)鐘頻率高、內(nèi)部延時(shí)小、以FPGA內(nèi)部的強(qiáng)大邏輯功能代替復(fù)雜的外圍電路來(lái)控制數(shù)據(jù)采集模塊組，既保證了數(shù)據(jù)采集模塊實(shí)時(shí)、同步采樣，又簡(jiǎn)化了硬件電路，增強(qiáng)了系統(tǒng)的抗干擾能力，具有很高的實(shí)用價(jià)值。