基于FPGA的應力應變信號監(jiān)測系統(tǒng)的研究設計

4．4 雙端口異步FIFO緩存模塊
由于軟核處理器和FIFO的時鐘不同，處理器讀速度遠遠大于FPGA采集數(shù)據(jù)的速度，因此設計用FIFO在處理器和FPGA間的跨時鐘域數(shù)據(jù)傳輸中起緩存的作用。在Quartus II9．0中用Altera提供的免費FIFO核設計生成的FIFO緩存模塊如圖7所示。

5 數(shù)據(jù)傳輸模塊設計
數(shù)據(jù)是通過無線的方式進行數(shù)據(jù)傳輸如圖8所示，通過CDMA網絡傳輸，工作量小，且方便維護，成本也低，可以通過CDMA網絡實現(xiàn)數(shù)據(jù)的實時傳輸。

監(jiān)控中心采用查詢方式接收／發(fā)送數(shù)據(jù)，數(shù)字信號處理模塊采用中斷方式接收數(shù)據(jù)。查詢方式發(fā)送數(shù)據(jù)。在監(jiān)控中心向數(shù)字信號處理模塊發(fā)送數(shù)據(jù)時，先把數(shù)據(jù)發(fā)送到管理模塊，管理模塊再將數(shù)據(jù)發(fā)送到數(shù)字信號處理模塊，當數(shù)據(jù)發(fā)送結束時，比較數(shù)字信號處理模塊的模塊編號和監(jiān)控中心發(fā)送的模塊編號是否匹配，如果匹配則接收數(shù)據(jù)并存入數(shù)據(jù)庫，并實時顯示，監(jiān)控中心的數(shù)據(jù)顯示模塊主要顯示監(jiān)測點，以及對應的應變值、溫度值和應變、溫度的最大值和最小值。并將數(shù)據(jù)保存起來然后通過對數(shù)據(jù)的分析處理，對系統(tǒng)的結構安全狀況做出評估。

6 結束語
本設計將FPGA (現(xiàn)場可編程門陣列)引入應力應變檢測系統(tǒng)的設計。FPGA的時鐘頻率高、內部延時小、以FPGA內部的強大邏輯功能代替復雜的外圍電路來控制數(shù)據(jù)采集模塊組，既保證了數(shù)據(jù)采集模塊實時、同步采樣，又簡化了硬件電路，增強了系統(tǒng)的抗干擾能力，具有很高的實用價值。