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          增量式編譯QIC大幅縮短FPGA編譯時間

          作者: 時間:2013-03-05 來源:網(wǎng)絡(luò) 收藏

          實(shí)踐

          的效果評估

          在討論具體如何使用之前,先考慮一個問題:如果讀者在您的工作中使用了QIC,怎么評估它的效能呢?

          您需要至少做3輪實(shí)驗(yàn),才能看到QIC節(jié)約時間的效果。首先,需要把您的設(shè)計用傳統(tǒng)流程Flat Compilation進(jìn)行編譯,記錄下各階段所花費(fèi)的時間。然后,創(chuàng)建合理的設(shè)計分區(qū),指定分區(qū)網(wǎng)表性質(zhì),進(jìn)行第二次編譯,得到QIC各個分區(qū)的初始網(wǎng)表,并請記錄下操作時間。第三次編譯,您可以選擇修改設(shè)計中的某一個分區(qū),然后再編譯一次,記錄下操作花費(fèi)的時間。將第三次的編譯時間和第一次相比,正常的話應(yīng)當(dāng)看到非常明顯的時間節(jié)約,這才是QIC編譯在編譯時間節(jié)約方面的體現(xiàn)。

          值得注意的是,第二次編譯中已經(jīng)使用了QIC,但往往花費(fèi)時間和第一次編譯差不多,有時還有增長。許多人為此懷疑QIC的性能,認(rèn)為QIC沒有效果甚至惡化了編譯時間。這其實(shí)是一種誤解!為什么呢?回到圖2,我們可以看到,QIC流程在AnalysisSynthesis和fitter之間增加了一個新的處理階段——分區(qū)合并,它是需要額外花費(fèi)在第一次Flat Compilation中不存在的時間。而且,由于這是創(chuàng)建分區(qū)后的第一次編譯,所有分區(qū)的網(wǎng)表都是空白的,也就是說整個設(shè)計都需要被編譯、分析、綜合、布局布線等的工作量和第一次編譯是類似的,因此這部分花費(fèi)的時間也是差不多。把這兩部分時間加起來,自然第2次編譯時間有可能會比第一次長了。只有當(dāng)進(jìn)行第3次編譯的時候,各個分區(qū)都有可重用的網(wǎng)表了,才有可能將那些沒有設(shè)計改變的分區(qū)的網(wǎng)表重用,從而節(jié)約綜合和布局布線階段的時間,達(dá)到整體編譯時間的節(jié)約。

          圖3是筆者支持的一個客戶所進(jìn)行的QIC編譯性能評估的結(jié)果總結(jié)。客戶的設(shè)計是高端路由器中的包處理應(yīng)用,使用了ALTERA公司的Stratix4GX530器件,邏輯利用率大約是60%。客戶的編譯硬件是一臺高性能服務(wù)器:

          增量式編譯QIC大幅縮短FPGA編譯時間

          圖3 Z客戶增量式編譯評估實(shí)驗(yàn)效果

          CPU:16core Intel(R) Xeon(R) CPU E7420 @2.13GHz

          Memory:64GB

          即使是如此,在不使用QIC的情況下,客戶的每次編譯都需要12到13個小時。而在使用QIC并根據(jù)QIC指導(dǎo)原則進(jìn)行了必要的設(shè)計優(yōu)化后,最好的實(shí)驗(yàn)結(jié)果是可以在6個小時左右(大約350分鐘)完成一次編譯,節(jié)約了接近55%的總編譯時間!從圖3中很容易看出前面文字描述的幾個特點(diǎn):

          第一次編譯和第二次編譯的總時間差不多(750 VS 730)

          第三次編譯中,AnalysisSynthesis操作的時間,fitter操作得時間都比第一次編譯有非常明顯的降低;

          從原理上看,QIC的網(wǎng)表重用對Assembly和時序分析沒有直接影響。因此三次編譯中,Assembler和時序分析所花費(fèi)的時間是差不多的。

          QIC指導(dǎo)原則

          合理創(chuàng)建分區(qū)

          Quartus中的“分區(qū)”是和設(shè)計層次緊密關(guān)聯(lián)的。任何設(shè)計,無論簡單還是復(fù)雜,都會有一個頂層模塊(top-level module),Quartus自動將它設(shè)置為一個默認(rèn)分區(qū)(命名為top),不需要用戶設(shè)定。而別的分區(qū),需要用戶手動創(chuàng)建。創(chuàng)建分區(qū)的方法很簡單,在Quartus GUI界面左上角的Hierarchy窗口,選擇想創(chuàng)建分區(qū)的實(shí)體,右鍵喚出的菜單中選擇“Design Partition”,然后在下一級菜單中選擇”Setting as Design Partition”,分區(qū)就創(chuàng)建成功了。

          從圖2可以看出,分區(qū)(Partition)是增量式編譯中的一個關(guān)鍵概念。Altera規(guī)定:只要是有完整設(shè)計邊界的設(shè)計實(shí)體,無論它在設(shè)計的哪一層次,都可以用它來創(chuàng)建設(shè)計分區(qū)。也就是說,Quartus II中,設(shè)計中任何層次中的任何一個設(shè)計模塊,可以作為一個設(shè)計分區(qū);一個設(shè)計中也可以包含不止一個設(shè)計分區(qū);即使是在設(shè)計的同一層次,也可有多個分區(qū)。同時,請注意:分區(qū)之間沒有層次關(guān)系,任何邏輯只能歸屬于某一個分區(qū)。以圖5為例,A模塊由A1、B1、C1三個子模塊組成。如果A模塊被設(shè)置為分區(qū),Quartus會用模塊名來為此分區(qū)命名:A分區(qū)。那么,A分區(qū)中就會包含A1、B1、C1三個子模塊的所有邏輯。但如果把B1子模塊也創(chuàng)建為分區(qū),那么,A分區(qū)中就只包含A1、C1兩個子模塊的邏輯,B1子模塊的邏輯只屬于新的B1分區(qū)了。

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          圖4 在Quartus GUI中創(chuàng)建分區(qū)示意

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          圖5 分區(qū)與邏輯歸屬變化

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          圖6 分區(qū)合并報告

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          圖7 分區(qū)綜合后資源使用統(tǒng)計

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          圖8 Design partition window

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          圖9 Design partition window



          關(guān)鍵詞: FPGA QIC 增量式 編譯

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