FPGA的寬帶步進(jìn)頻率信號(hào)源設(shè)計(jì)
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2 步進(jìn)頻率源的參數(shù)設(shè)計(jì)
本文討論的寬帶步進(jìn)頻率源參數(shù)為：工作頻段為1．1～2．124 GHz，射頻輸出步進(jìn)頻率間隔為2 MHz，即每個(gè)步進(jìn)周期共輸出512個(gè)掃描頻率值。輸出功率可調(diào)。單頻點(diǎn)相位嗓聲優(yōu)于-90 dBc／Hz@10 kHz，雜散優(yōu)于-60 dBc。
通過硬件調(diào)試發(fā)現(xiàn)，每次更新N分頻器的分頻值產(chǎn)生步進(jìn)頻率，由于分頻值的變化差異，導(dǎo)致芯片內(nèi)部鎖相環(huán)完全失鎖，一段時(shí)間后再重新恢復(fù)鎖定。在此期間，VCO的壓控端將出現(xiàn)較大的抖動(dòng)，延長(zhǎng)鎖定時(shí)間，輸出雜散嚴(yán)重，因此本文重點(diǎn)討論以下實(shí)現(xiàn)方案。
固定ADF4350內(nèi)部分頻器的值，通過調(diào)整FPFD，使射頻輸出端產(chǎn)生滿足要求的寬帶步進(jìn)頻率信號(hào)。DDS具有極高的頻率分辨率和極短的轉(zhuǎn)換時(shí)間，但其工作帶寬和輸出最高頻率受到限制。而鎖相頻率合成器具有很高的工作頻率和帶寬，但其轉(zhuǎn)換時(shí)間相對(duì)較長(zhǎng)。因此本方案將二者結(jié)合起來，融合二者優(yōu)勢(shì)，便可獲得較高性能的頻率輸出。通過DDS控制改變FPFD產(chǎn)生滿足要求的寬帶步進(jìn)頻率信號(hào)，內(nèi)部寄存器分頻值沒有隨步進(jìn)頻率的變化而改變，因此鎮(zhèn)相環(huán)失鎖時(shí)間很短，頻率輸出雜散抑制良好，滿足設(shè)計(jì)要求。整體實(shí)現(xiàn)框圖如圖2所示。本文引用地址：http://www.ex-cimer.com/article/189736.htm
設(shè)定ADF4350頻率合成器R分頻器中的分頻參數(shù)為0。鑒相參考頻率等于外部參考頻率即fREF=FPFD。設(shè)定系統(tǒng)工作在低噪聲模式，射頻輸出分頻器為2分頻，反饋端設(shè)定為VCO基頻。本方案選用的DDS芯片為ADI公司的低成本、低相位噪聲芯片AD9850，其頻率輸出計(jì)算公式為：
fDDS=(Phase×CLKIN)／232 (2)
其中，Phase為相位累加器的值，CLKIN為DDS參考輸入頻率，本文DDS的參考頻率由FPGA內(nèi)部數(shù)字時(shí)鐘管理單元DCM經(jīng)6倍頻輸出提供，為120 MHz。
根據(jù)頻率輸出參數(shù)設(shè)計(jì)要求，設(shè)定頻率源芯片內(nèi)部分頻器值INT=160，F(xiàn)RAC=0，MOD=20。則由公式(1)
可知：
RFOUT=FPFD×[INT+(FRAC／MOD)]／RFD=FPFD×[160+(0／20)]／2=80FPFD
因此，為了使RFOUT能夠輸出1．1～2．124 GHz帶寬并且以2 MHz為步進(jìn)的掃描信號(hào)，則FPFD相對(duì)應(yīng)的掃描頻率范圍為：
FPFD=(1．1～2．124)GHz／80=13．75～26．55 MHz步進(jìn)間隔為；△FPFD=2 MHz／80=25 kHz
由于R分頻器不參與分頻倍頻工作，則有fDDS=fREF=FPFD，△fDDS=△FPFD。由公式(2)可知：
綜上所述，Phase配置數(shù)據(jù)應(yīng)為492 131 669～950261 514，數(shù)據(jù)更新間隔為894 785，將Phase全部的配置數(shù)據(jù)利用Matlab軟件計(jì)算得出，通過FPGA以一定時(shí)序配置DDS即可控制ADF4350輸出端產(chǎn)生滿足要求的寬帶步進(jìn)頻率信號(hào)。
3 測(cè)試結(jié)果
ADF4350具有兩路射頻輸出，硬件設(shè)計(jì)考慮到系統(tǒng)的可擴(kuò)展性，分別將主輸出轉(zhuǎn)換成單端模式，傳輸至下一級(jí)。輔助射頻輸出端設(shè)計(jì)為差分輸出模式，方便系統(tǒng)功能擴(kuò)展。電路采用3．3 V單電源供電，實(shí)際PCB如圖3所示。
利用示波器測(cè)試VCO壓控端，在100 kHz環(huán)路帶寬情況下，10倍電壓放大顯示電壓抖動(dòng)如圖4所示，測(cè)定鎖定時(shí)間約為12μs。
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評(píng)論