FPGA的寬帶步進(jìn)頻率信號(hào)源設(shè)計(jì)

測(cè)頻單點(diǎn)頻率輸出為1．5 GHz，頻譜分析儀的SPAN寬度為50 MHz，輸出功率為0．22 dBm，相位噪聲為-93．83 dBc@10kHz，測(cè)試結(jié)果如圖5所示。

由FPGA配置，設(shè)定每個(gè)步進(jìn)頻點(diǎn)的保持時(shí)間為100 μs，通過(guò)頻譜分析儀，測(cè)試寬帶步進(jìn)頻率的功率值，結(jié)果如圖6所示。

根據(jù)測(cè)試結(jié)果，本方案設(shè)計(jì)各項(xiàng)指標(biāo)基本滿足設(shè)計(jì)要求。由于傳輸線的衰減和反射作用，導(dǎo)致步進(jìn)頻率掃描輸出功率不夠平穩(wěn)。本文設(shè)計(jì)的寬帶步進(jìn)頻率源的后級(jí)可通過(guò)擴(kuò)展數(shù)控衰減器、放大器、選頻濾波器等網(wǎng)絡(luò)，將有利于調(diào)整輸出功率的平穩(wěn)度和帶外雜散抑制。

結(jié)語(yǔ)
本方法設(shè)計(jì)的LS波段寬帶步進(jìn)頻率信號(hào)源結(jié)合了DDS和鎖相環(huán)芯片二者的優(yōu)點(diǎn)，在FPGA的綜合配置、控制下完成了滿足要求的頻率源設(shè)計(jì)要求。如果將VCO的基準(zhǔn)電壓更新頻率按其16重疊頻段設(shè)置，即整個(gè)頻率輸出僅更新16次基準(zhǔn)電壓，那么在單個(gè)VCO線性區(qū)間，輸出頻率的穩(wěn)定時(shí)間將為納秒級(jí)，該方法將在后期的設(shè)計(jì)中重點(diǎn)研究。采用本方法設(shè)計(jì)的寬帶步進(jìn)頻率源具有集成度高、頻率穩(wěn)定性能好、電路簡(jiǎn)單、低功耗等特點(diǎn)。同時(shí)，該頻率源作為通用電子設(shè)備頻率源，可通過(guò)FPGA配置輸出135 MHz～4．4 GHz的帶寬輸出，具有廣泛的工程實(shí)用價(jià)值。