基于FPGA的高階FIR抽取濾波器有效實(shí)現(xiàn)結(jié)構(gòu)
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為進(jìn)一步利用網(wǎng)絡(luò)結(jié)構(gòu)等效性，可以將抽取與各支路濾波器進(jìn)行等效變換，從而得到如圖2(b)所示更為有效的多相抽取濾波結(jié)構(gòu)圖，其中
相對(duì)圖1所示的直接實(shí)現(xiàn)結(jié)構(gòu)，圖2(b)所示的高效實(shí)現(xiàn)結(jié)構(gòu)具有如下兩個(gè)特點(diǎn)：(1)各支路濾波器輸入信號(hào)速率為原輸入信號(hào)速率的1／D，從而可以使得各支路濾波器工作在較低的速率上。(2)各支路濾波器系數(shù)個(gè)數(shù)為原濾波器系數(shù)個(gè)數(shù)的1／D。因此，相比圖1，圖2(b)所示的濾波器結(jié)構(gòu)具有更高的運(yùn)算效率。
2 FIR抽取濾波器的多相結(jié)構(gòu)實(shí)現(xiàn)
采用多相結(jié)構(gòu)實(shí)現(xiàn)抽取濾波器的基本思想是將輸入信號(hào)進(jìn)行相應(yīng)延遲和降采樣后，分別送至D個(gè)通道進(jìn)行濾波，然后將每一支路濾波后的數(shù)據(jù)相加，得到最終輸出結(jié)果。如2(b)所示，降采樣后進(jìn)行第一個(gè)濾波通道的信號(hào)數(shù)據(jù)為…，x(0T1)，x(DT1)，x(2DT1)，…，進(jìn)入第二個(gè)濾波通道的信號(hào)數(shù)據(jù)為…，x(-1T1)，x((D-1)T1)，x((2D-1)T1)…，進(jìn)入最后一個(gè)通道的數(shù)據(jù)為…，x((-D+1)T1)，x(1T1)，x((2D+1)T1)，…，等等。結(jié)合上述特點(diǎn)，在FPGA進(jìn)行實(shí)現(xiàn)時(shí)，可以將延遲和降采樣結(jié)合在一起，采用圖3(a)所示的實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行抽取濾波。該結(jié)構(gòu)中包括3個(gè)模塊：(1)串并轉(zhuǎn)換，將輸入數(shù)據(jù)轉(zhuǎn)換成D路并行信號(hào)。(2)多相濾波模塊，將得到的D路并行信號(hào)分別進(jìn)行濾波，每一路所采用的濾波器為原濾波器相應(yīng)的多相分量。(3)加法模塊，該模塊將上述得到D路濾波后的數(shù)據(jù)相加得到最終的一路輸出信號(hào)。本文引用地址：http://www.ex-cimer.com/article/189742.htm
但隨著降采樣率D的增加，相應(yīng)的所需要的FPGA資源也急劇增加。例如，當(dāng)D=512時(shí)，圖3(a)對(duì)應(yīng)的實(shí)現(xiàn)結(jié)構(gòu)需要至少512個(gè)乘法器，這在實(shí)際中難以滿足要求。由于D較大時(shí)，各路濾波器工作時(shí)鐘頻率卻很低。為了更少地使用乘法器資源，同時(shí)提高系統(tǒng)的工作效率，在圖3(a)的基礎(chǔ)上可以進(jìn)一步優(yōu)化結(jié)構(gòu)。
改進(jìn)后的實(shí)現(xiàn)結(jié)構(gòu)核心思想：可以將圖3(a)中D個(gè)通道分成L組，每組包括D／L通道，每一組采用分時(shí)復(fù)用方法進(jìn)行實(shí)現(xiàn)濾波。同時(shí)，針對(duì)每一組濾波，進(jìn)一步提高工作時(shí)鐘頻率，采用更少的乘法器實(shí)現(xiàn)抽取濾波器。下面將結(jié)合一個(gè)具體的設(shè)計(jì)要求給出更適合FPGA實(shí)現(xiàn)的多相濾波結(jié)構(gòu)。該系統(tǒng)指標(biāo)如下：輸入數(shù)據(jù)速率(或系統(tǒng)時(shí)鐘f1=204.8 MHz；降采樣率D=512；濾波器階數(shù)N=4 096；FPGA芯片Xilinx公司的VirtexⅣ芯片。
如果采用圖1所示的直接型結(jié)構(gòu)至少需要4 096個(gè)乘法器，采用圖2(b)所示的多相濾波結(jié)構(gòu)也至少需要512個(gè)乘法器，均無(wú)法滿足指標(biāo)要求。為此，可以采用復(fù)用方法進(jìn)行實(shí)現(xiàn)。根據(jù)技術(shù)指標(biāo)要求，原濾波器的多相分量含有N／D=8個(gè)系數(shù)，同時(shí)，每一路速率為fk=f1／D=0．4 MHz，因此，可以將D路濾波通道分成=8組，每組D／L=64路信號(hào)復(fù)用，同時(shí)濾波時(shí)乘法器進(jìn)一步復(fù)用，則每一個(gè)濾波器工作頻率為fl=fk×64 ×8=f1=204．8 MHz。圖3(b)給出了優(yōu)化后的抽取濾波器多相實(shí)現(xiàn)結(jié)構(gòu)。由于每組多相濾波模塊中同時(shí)完成64路的濾波功能，同時(shí)濾波器實(shí)現(xiàn)過程對(duì)成績(jī)和操作也進(jìn)行復(fù)用，每一組多相濾波模塊只需1個(gè)乘法器，整個(gè)系統(tǒng)共需8個(gè)乘法器，大幅節(jié)約了乘法器資源。實(shí)際也可以根據(jù)不同的系統(tǒng)指標(biāo)要求，針對(duì)不同的FPGA芯片性能，設(shè)置不同的復(fù)用路數(shù)和濾波器工作頻率，使整個(gè)系統(tǒng)資源和性能均滿足要求。
評(píng)論