為系統(tǒng)設(shè)計(jì)人員提供的DRAM控制器

DRAM控制器藏在您的系統(tǒng)核心芯片系統(tǒng)(SoC)中——可能有兩個(gè)，甚至是四個(gè)。有一些精心制作的邏輯小模塊，用于連接SoC內(nèi)部和外部DRAM，它們并沒有引起系統(tǒng)設(shè)計(jì)人員的注意。它們有可能造成很大的問題，浪費(fèi)帶寬，占用太多的能耗，甚至導(dǎo)致數(shù)據(jù)被破壞。

DRAM控制器能否正常工作會(huì)使得系統(tǒng)有很大的不同，有的系統(tǒng)能夠滿足其設(shè)計(jì)要求，而有的系統(tǒng)則運(yùn)行緩慢，過熱，甚至失敗。不論哪種情況，最終是由系統(tǒng)設(shè)計(jì)團(tuán)隊(duì)承擔(dān)責(zé)任，他們一般很少掌握控制器的信息。

成功還是失敗都源自我們要求DRAM控制器所做的工作。模塊不僅僅是一個(gè)接口。在高級(jí)系統(tǒng)設(shè)計(jì)中，DRAM控制器必須很好的處理SoC體系結(jié)構(gòu)復(fù)雜而又難以預(yù)測的存儲(chǔ)器申請，以及一側(cè)的系統(tǒng)軟件申請，還有另一側(cè)DRAM芯片設(shè)計(jì)復(fù)雜的時(shí)序和約束要求。能否處理好這些關(guān)系會(huì)在多個(gè)方面影響DRAM吞吐量：這很容易在系統(tǒng)性能上體現(xiàn)出來。

為解釋這些問題——以及系統(tǒng)設(shè)計(jì)人員能夠?qū)Υ俗鍪裁矗覀冃枰卮鹑齻€(gè)主要問題。首先，我們應(yīng)檢查DRAM芯片提出的要求。然后，需要討論SoC體系結(jié)構(gòu)對(duì)存儲(chǔ)器訪問模式的影響，第三，研究一個(gè)高級(jí)DRAM控制器的結(jié)構(gòu)和功能。通過這三部分，我們得出系統(tǒng)設(shè)計(jì)的一些結(jié)論。

DRAM需要什么

系統(tǒng)規(guī)劃對(duì)外部存儲(chǔ)器的要求是確定性隨機(jī)訪問：任何時(shí)候來自任何位置的任意字，具有固定延時(shí)。但是，確定性隨機(jī)訪問恰恰是現(xiàn)代DDR3 DRAM所不能提供的。

相反，DRAM提供任何您需要的字，但是具有復(fù)雜的時(shí)序約束，因此，很難知道數(shù)據(jù)究竟什么時(shí)候出現(xiàn)。 圖1 中“簡化的”狀態(tài)轉(zhuǎn)換圖簡單解釋了為什么會(huì)這么復(fù)雜。這種復(fù)雜度也意味著，命令到達(dá)DRAM芯片的順序會(huì)對(duì)時(shí)序以及帶寬有很大的影響。要理解這一點(diǎn)，我們需要深入了解DDR3 DRAM。

圖1.DDR DRAM芯片“簡化的”狀態(tài)圖顯示了控制器設(shè)計(jì)人員所面臨的復(fù)雜問題。

DRAM芯片將數(shù)據(jù)存儲(chǔ)在電容陣列中。當(dāng)您讀寫數(shù)據(jù)時(shí)，您并不會(huì)直接訪問陣列。而是在讀寫之前，您激活陣列中的某一行。激活命令使得DRAM讀取該行中的所有列的所有比特，將其送入傳感放大器塊，它實(shí)際上用作該行的本地寄存器文件。然后，您可以對(duì)傳感放大器上的數(shù)據(jù)發(fā)出讀寫命令。通過這種方式，能夠非?？斓淖x寫已經(jīng)激活的行：一般是三到五個(gè)時(shí)鐘來開始一次突發(fā)傳送，然后，在突發(fā)期間傳送每個(gè)字節(jié)需要一個(gè)時(shí)鐘。例如，這種時(shí)序安排使得DDR3 DRAM非常適合L2高速緩存數(shù)據(jù)交換。

但是，如果您不使用已經(jīng)激活的行，那么會(huì)非常復(fù)雜。改變行時(shí)，即使是一個(gè)字節(jié)，您也必須對(duì)當(dāng)前行去激活，然后激活一個(gè)新行。這一過程需要確定已經(jīng)在一段時(shí)間內(nèi)激活了當(dāng)前行。由于讀取DRAM單元是破壞性的，因此需要最小延時(shí)：您激活了一行后，DRAM實(shí)際上是將最新到達(dá)傳感放大器上的數(shù)據(jù)復(fù)制回比特單元陣列中，然后刷新行。您可以在此期間讀寫當(dāng)前行，但是，要確定在您改變行之前完成了這一過程。