為系統(tǒng)設(shè)計(jì)人員提供的DRAM控制器

物理接口的上游是命令處理器。這一模塊跟蹤DRAM的狀態(tài)，將到達(dá)總線讀寫周期轉(zhuǎn)換為相應(yīng)的DRAM命令序列。例如，命令處理器會(huì)找到通過其輸入隊(duì)列散射連續(xù)字的總線讀序列，然后，向其輸出隊(duì)列發(fā)出預(yù)充電，激活，以及模塊讀命令。對(duì)此，命令處理器必須知道當(dāng)發(fā)出新命令后，將打開哪一芯片的哪一塊的哪一行。在某些設(shè)計(jì)中，命令處理器還處理地址重新映射，在多個(gè)塊上擴(kuò)展一個(gè)連續(xù)的數(shù)據(jù)結(jié)構(gòu)。

隨著對(duì)帶寬需求的增長(zhǎng)，命令處理器的復(fù)雜度也在不斷提高。例如，處理器會(huì)提前處理其輸入隊(duì)列，重新安排操作，盡可能保持在激活的行上，重疊預(yù)充電讀操作，或者對(duì)塊進(jìn)行間插操作。最重要的是，處理器會(huì)盡量避免一個(gè)塊的行之間出現(xiàn)乒乓效應(yīng)。必須確定所有這些調(diào)整，并且隨時(shí)能夠進(jìn)行調(diào)整。
這方面的努力會(huì)有其回報(bào)。Krikelis說：“我們看到在某些應(yīng)用中，分組和重新排序能夠?qū)崿F(xiàn)92%的理論最大DRAM帶寬。”

最后，事物處理器位于命令處理器和SoC的其他部分之間。一般有一些通道連接至SoC的高速中心交換結(jié)構(gòu)上。事物處理器的主要工作是將到達(dá)的各種通道的讀寫數(shù)據(jù)流進(jìn)行組合，加上優(yōu)先級(jí)，這樣，每一通道得到了所需的延時(shí)和帶寬——因此，每一高速緩存控制器、DMA引擎或者這些通道另一端的加速器也得到了所需的延時(shí)和帶寬。

在動(dòng)態(tài)環(huán)境中選擇這種優(yōu)先級(jí)方案并不容易。如果您不能精確的預(yù)測(cè)每一通道的數(shù)據(jù)流特性，那么，這會(huì)非常困難。理想情況下，工作負(fù)荷是固定的，因此，您可以為其優(yōu)化優(yōu)先級(jí)方案。或者，會(huì)有一些清晰的訪問模式，隨著數(shù)據(jù)流的變化而提供動(dòng)態(tài)調(diào)整優(yōu)先級(jí)。Krikelis說，系統(tǒng)規(guī)劃人員和控制器設(shè)計(jì)人員研究了這一問題，使用了從表格到商用DRAM仿真工具的所有工具。但，還是無法讓工作更簡(jiǎn)單一些。

在某些情況下，應(yīng)用的特征很明顯，事物處理器會(huì)承擔(dān)更多的工作。Krikelis說，可以對(duì)最近的DRAM行進(jìn)行高速緩存操作，或者控制器中經(jīng)常被激活的行進(jìn)行高速緩存操作。而且，在某些情況下，設(shè)計(jì)人員可以針對(duì)某些通道進(jìn)行一些特定任務(wù)的重新排序或者某些讀寫操作。

高級(jí)DRAM控制器中的三個(gè)主要模塊協(xié)同工作，能夠使復(fù)雜多核SoC盡可能接近最大理論DRAM帶寬。但是提高帶寬可能需要犧牲延時(shí)，最高優(yōu)先級(jí)線程除外。某些控制器設(shè)計(jì)會(huì)有32或者64深命令序列，意味著，低優(yōu)先級(jí)訪問會(huì)長(zhǎng)時(shí)間停留在序列中。一般而言，DRAM控制器能夠進(jìn)行的工作越多，它處理的SoC體系結(jié)構(gòu)和組合任務(wù)就越具體。這就把難題留給了系統(tǒng)設(shè)計(jì)人員。

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您可能會(huì)說：“很有趣。對(duì)此，我應(yīng)該做什么?”正如我們?cè)陂_始所闡述的，軟件、系統(tǒng)硬件以及控制器之間的交互會(huì)決定您從DRAM那里能夠得到的實(shí)際帶寬。作為一名系統(tǒng)設(shè)計(jì)人員，您的確有一定的自由度。

最好的方法一般是采用SoC供應(yīng)商的參考設(shè)計(jì)。參考設(shè)計(jì)團(tuán)隊(duì)完成了他們的工作。理想情況下，您完全按照設(shè)計(jì)人員所希望的方式來使用SoC。Krikelis提醒說：“如果您購(gòu)買了ASSP，那就沒有太多的選擇。DRAM控制器和芯片中的其他模塊會(huì)針對(duì)特定的應(yīng)用進(jìn)行整體優(yōu)化。”

參考設(shè)計(jì)中的這些軟件也是在知道了這些優(yōu)化后才編寫的。例如，經(jīng)驗(yàn)豐富的編程人員會(huì)盡可能保持存儲(chǔ)器參考位于行中，可以同時(shí)打開，以便減少高速緩存未命中和DRAM行未命中等問題。他們能夠熟練的在塊上分配數(shù)據(jù)結(jié)構(gòu)，采用間插操作。他們可以安排CPU內(nèi)核、加速器和DMA的工作，避免控制器可能解決不了的沖突問題。他們知道，對(duì)于控制器中未處理器的命令，DRAM、高速緩存以及命令隊(duì)列中的數(shù)據(jù)，數(shù)據(jù)一致性是他們要解決的關(guān)鍵問題。采用這類參考設(shè)計(jì)的系統(tǒng)設(shè)計(jì)人員的工作是盡量不打破這種一致性。

但是有些時(shí)候，系統(tǒng)設(shè)計(jì)人員會(huì)有更大的自由度。Krikelis指出，如果DRAM物理接口是可配置的，您可以通過簡(jiǎn)單的使用更大的DRAM來提高存儲(chǔ)器的有效帶寬。在某些情況下，可以調(diào)整一些DRAM控制器的內(nèi)部參數(shù)，例如，分配給通道的優(yōu)先級(jí)、重新排序算法，以及命令隊(duì)列的深度等。

但是，在某些情況下，僅僅進(jìn)行調(diào)整是不夠的。Krikelis提醒說：“沒有一個(gè)簡(jiǎn)單的答案來滿足所有人的規(guī)劃需求。有時(shí)候您需要建立自己的訪問抽象層。”
對(duì)于資金雄厚的有影響的設(shè)計(jì)團(tuán)隊(duì)，這意味著，與ASSP供應(yīng)商合作，修改事物處理器，甚至是命令處理器。對(duì)于其他規(guī)模較大的工程，DRAM帶寬需求會(huì)滿足開發(fā)ASIC的要求。對(duì)于不能滿足ASIC前端成本的設(shè)計(jì)，替代方案是系統(tǒng)級(jí)FPGA。通過這些方法，系統(tǒng)設(shè)計(jì)人員在控制器的某些部分采用現(xiàn)有的知識(shí)產(chǎn)權(quán)(IP)，設(shè)計(jì)盡可能多的定制操作和命令處理操作，以滿足其需求。

即使系統(tǒng)團(tuán)隊(duì)選擇不去修改DRAM控制器，他們理解其功能也很重要。很多選擇都能夠?qū)崿F(xiàn)與DRAM控制器的互操作，從DRAM芯片選擇到數(shù)據(jù)怎樣在系統(tǒng)中輸入輸出，線程怎樣分配給處理器，應(yīng)用程序怎樣將數(shù)據(jù)結(jié)構(gòu)映射到物理存儲(chǔ)器中等。難點(diǎn)是怎樣高效的使用DARM帶寬，最終目的是提高整個(gè)系統(tǒng)的性能和能效。