基于FPGA的一種高速圖形幀存設(shè)計(jì)

幀存是圖形處理器與顯示設(shè)備之間的數(shù)據(jù)通道，所有要顯示的圖形數(shù)據(jù)首先是存放在幀存之中，然后才送出去顯示的，因此幀存的設(shè)計(jì)是圖形顯示系統(tǒng)設(shè)計(jì)的一個(gè)關(guān)鍵。傳統(tǒng)上，可以用來(lái)設(shè)計(jì)幀存的存儲(chǔ)器件有多種，如DRAM、VRAM、SDRAM及SRAM等。DRAM、VRAM及SDRAM屬于動(dòng)態(tài)存儲(chǔ)器，容量大、價(jià)格便宜，但速度比SRAM慢，而且在使用中需要定時(shí)刷新。當(dāng)圖形處理器沒(méi)有外部專(zhuān)用刷新接口時(shí)，就需要設(shè)計(jì)刷新電路，這給系統(tǒng)設(shè)計(jì)帶來(lái)不便。SRAM器件高速且接口簡(jiǎn)單，但是價(jià)格較貴、容量小。近年來(lái)，隨著SRAM容量的不斷增大和價(jià)格的不斷下降，在一些需要高速實(shí)時(shí)顯示的圖形顯示系統(tǒng)中，用高速SRAM設(shè)計(jì)圖形幀存越來(lái)越普遍。本文介紹已在項(xiàng)目中實(shí)際應(yīng)用的采用雙SRAM幀存交替切換的高速幀存設(shè)計(jì)方法。詳細(xì)介紹應(yīng)用FPGA設(shè)計(jì)幀存控制器，實(shí)現(xiàn)幀存的交替、上電清屏及借鑒電影遮光板原理實(shí)現(xiàn)單幀雙掃描的方法。

1 圖形顯示系統(tǒng)簡(jiǎn)介

圖1是某專(zhuān)用圖形顯示系統(tǒng)結(jié)構(gòu)框圖，圖形顯示系統(tǒng)采用DSP+FPGA構(gòu)架。圖形處理器采用AD公司的ADSP21061芯片;AMLCD采用Korry公司的KDM710全彩色液晶顯示模塊，該模塊為5×5英寸、600×600分辨率全彩色液晶顯示模塊，24位數(shù)字RGB輸入;兩個(gè)幀存A和B采用IDT公司的71V424L10V高速異步靜態(tài)RAM(讀寫(xiě)速度為10ns)。系統(tǒng)采用雙幀存輪流操作方法：當(dāng)DSP向其中一個(gè)幀存寫(xiě)像素時(shí)，由FPGA構(gòu)成的幀存控制器將另一個(gè)幀存中的像素順序讀出，送給AMLCD顯示;反之亦然。圖形顯示系統(tǒng)通過(guò)IDT公司的71V04雙口RAM接收主機(jī)的顯示信息。圖1中的幀存控制器和視頻控制器由Xilinx公司的SpartanII芯片XC2S50實(shí)現(xiàn)。 視頻控制器產(chǎn)生KDM710顯示模塊所需的一些時(shí)序控制信號(hào)：行同步信號(hào)/HSYNC、場(chǎng)同步信號(hào)/VSYNC、數(shù)據(jù)使能信號(hào)DATA_EN和像素時(shí)鐘信號(hào)DCLK等。幀存控制器產(chǎn)生24位RGB顏色數(shù)據(jù)信號(hào)，該RGB數(shù)據(jù)信號(hào)與視頻控制器中的時(shí)序控制信號(hào)相配合，在液晶顯示屏上顯示出穩(wěn)定的圖形。有關(guān)視頻控制器的設(shè)計(jì)方法參見(jiàn)文獻(xiàn)[2]。

2 幀存控制器設(shè)計(jì)

2.1總線切換模塊

圖2為幀存控制器總線切換模塊框圖。地址總線通過(guò)多路選擇器(MUX)切換，所有數(shù)據(jù)總線通過(guò)三態(tài)門(mén)掛在SRAM的數(shù)據(jù)總線上。幀存SRAM的數(shù)據(jù)總線上掛著三路數(shù)據(jù)：一路是DSP的數(shù)據(jù)總線數(shù)據(jù);一路是FPGA的數(shù)據(jù)總線數(shù)據(jù);還有一路是系統(tǒng)上電清屏用的背景寄存器數(shù)據(jù)系統(tǒng)剛上電時(shí)，幀存之中存放的是隨機(jī)數(shù)，畫(huà)面顯示的將是隨機(jī)畫(huà)面，需要將背景數(shù)據(jù)送入兩個(gè)幀存　?？偩€的切換由體切換信號(hào)Sel和上電清屏信號(hào)Clear控制。幀存控制器在上電時(shí)，通過(guò)上電清屏?xí)r序?qū)蓧K幀存中寫(xiě)入背景顏色數(shù)據(jù)。在上電清屏過(guò)程中，Clear信號(hào)為高。當(dāng)Clear為高時(shí)，兩個(gè)地址總線選擇器都選擇FPGA總線，即FPGA的地址總線指向兩個(gè)幀存，兩個(gè)幀存的數(shù)據(jù)總線全指向背景數(shù)據(jù)寄存器，即三態(tài)門(mén)1、2、3和4關(guān)閉，而三態(tài)門(mén)5和6打開(kāi)。在上電清屏?xí)r序完成之后，幀存總線的控制由體選擇信號(hào)Sel控制。當(dāng)DSP對(duì)幀存A進(jìn)行寫(xiě)操作時(shí)，F(xiàn)PGA所產(chǎn)生的總線對(duì)幀存B進(jìn)行讀操作;反之亦然。如圖2所示，當(dāng)Sel為高時(shí)，DSP地址總線選擇幀存A，三態(tài)門(mén)1打開(kāi)，三態(tài)門(mén)3、5關(guān)閉;FPGA地址總線選擇幀存B，相應(yīng)的數(shù)據(jù)總線三態(tài)門(mén)4打開(kāi)，2、6關(guān)閉。背景寄存器中的顏色數(shù)據(jù)可以由用戶自己定義。