基于FPGA的一種高速圖形幀存設(shè)計(jì)

2.2 控制模塊

幀存控制器的控制模塊產(chǎn)生體選擇信號(hào)Sel和上電清屏?xí)r序信號(hào)Clear，控制模塊的結(jié)構(gòu)框圖如圖3所示。圖中，/VSYNC是場(chǎng)同步信號(hào)，該信號(hào)經(jīng)過一個(gè)微分電路，產(chǎn)生一個(gè)像素時(shí)鐘周期寬的使能脈沖信號(hào)，控制計(jì)數(shù)器的計(jì)數(shù)使能。計(jì)數(shù)器為一模2計(jì)數(shù)器，Sel信號(hào)為場(chǎng)同步信號(hào)/VSYNC的四分頻，在出現(xiàn)兩個(gè)場(chǎng)同步信號(hào)之后，才切換幀存，即兩個(gè)幀存使用的順序是：AABBAA...這種控制方式類似于電影遮光板的設(shè)計(jì)思想，使一幅畫面在屏幕上重復(fù)出現(xiàn)兩次，從而在25Hz的幀頻時(shí)能獲得50Hz的場(chǎng)頻，使系統(tǒng)視頻帶寬增加一倍。如當(dāng)場(chǎng)頻50Hz時(shí)，圖形處理器可以有40ms的時(shí)間處理一幀圖形數(shù)據(jù)。圖4為幀存控制時(shí)序圖，Clear信號(hào)的產(chǎn)生過程如下：系統(tǒng)上電時(shí)，RST信號(hào)高一段時(shí)間(系統(tǒng)邏輯復(fù)位)后變低，在RST的下降沿，ClearA變高，此時(shí)場(chǎng)同步低電平有效信號(hào)還沒到，ClearB為高，Clear為高，系統(tǒng)開始清屏?xí)r序。當(dāng)對(duì)兩個(gè)幀存的清屏工作結(jié)束時(shí)，場(chǎng)同步信號(hào)/VSYNC有效，該信號(hào)將0電平鎖存輸出，ClearB為低，Clear為低，系統(tǒng)開始在Sel控制下工作。從控制模塊框圖中可以看到，Clear信號(hào)僅僅在上電復(fù)位信號(hào)RST結(jié)束時(shí)(下降沿)才變?yōu)楦?，持續(xù)一個(gè)場(chǎng)周期之后，Clear信號(hào)將一直為低，把控制權(quán)交給Sel體切換信號(hào)?？刂颇K的VHDL代碼及相應(yīng)的時(shí)序仿真圖如圖5所示(Modelsim5.5FSE仿真器仿真)。