基于FPGA 的DDR SDRAM控制器在高速數(shù)據(jù)采集系統(tǒng)中

寫數(shù)據(jù)的波形圖如圖9 所示，當主狀態(tài)機在SAVE_DATA 狀態(tài)時，DDR SDRAM 從控制器的數(shù)據(jù)總線上一次存儲8 個數(shù)據(jù)。圖中的選通信號HI_LO 是由控制器產(chǎn)生的，在信號的上升沿和下降沿存儲器存儲數(shù)據(jù)總線上的數(shù)據(jù)，存滿8 個完成一次寫操作。直到前端緩存的讀使能信號有效時，控制器從前端緩存讀取數(shù)據(jù)，并發(fā)起下一次寫操作。

將所設(shè)計的控制器用于最高采樣速率為10MHz 的數(shù)據(jù)采集系統(tǒng)中，DDR SDRAM 工作的差分時鐘為100MHz，容量為32MByte，系統(tǒng)運行性能良好，能夠較好的完成DDR SDRAM與AD 轉(zhuǎn)換模塊，PCI 總線接口模塊之間的數(shù)據(jù)交換。圖10 為數(shù)據(jù)采集卡對10kHz 正弦信號采樣的波形。

5 特色描述

(1) 本設(shè)計在深入了解DDR SDRAM 工作原理的基礎(chǔ)上，確定了DDR SDRAM 控制器的總體方案和模塊化設(shè)計方法。

(2) 用FPGA實現(xiàn)的DDR SDRAM的控制器能在很高的速度下完成數(shù)據(jù)的讀寫和復雜的控制操作，工作可靠。

(3) 該控制器解決了DDR SDRAM 用于高速數(shù)據(jù)采集的關(guān)鍵技術(shù)問題，對增加數(shù)據(jù)采集系統(tǒng)的緩存容量具有重要意義。