使用 PlanAhead Design 工具提高設計性能

一個 Virtex-4 布局規(guī)劃示例

PlanAhead 設計工具可允許您輕松地導入布局和時序結果。通過該信息，您可以查看和排序時序報告中的關鍵路徑，并使用原理圖或器件視圖對路徑進行可視化顯示。一旦確定故障路徑，您可以高亮顯示布局規(guī)劃中的所有路徑實例，以確定原理圖視圖中的所有路徑實例。

圖 3 顯示了一個針對 Virtex-4 FX140 器件的設計的布局規(guī)劃。在顯示中，我們高亮顯示了一條特定路徑上未能滿足時序要求的觸發(fā)器。由于它們在器件中分布太廣，設計實現(xiàn)產生了無法接受的長延遲。由于在 Virtex-4 FPGA 中存在大量的時序域，因此這是一種普遍情況。

圖 3：初始 Virtex-4 FPGA 布局規(guī)劃，高亮顯示開始未滿足時序的路徑

通過選擇這些觸發(fā)器中的每個觸發(fā)器，并將它們限制到單個 Pblock 中，您可以調節(jié)和優(yōu)化該 Pblock的尺寸和位置，從而縮短關鍵路徑的延遲，如圖 4 所示。必要時，您甚至可以創(chuàng)建嵌套 Pblock，從而創(chuàng)建一種子/主層次來進一步約束子模塊，以獲得額外的性能提升。根據捕獲邏輯的資源需求，您可以將關鍵邏輯鎖定位置，以實現(xiàn)對必要資源的最佳訪問。

圖 4：在對與該路徑相關的所有基元進行約束后，您可以對 Pblock 進行優(yōu)化，以使該路徑達到所需的時序要求。

結論

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