針對FPGA內(nèi)缺陷成團的電路可靠性設(shè)計研究

引 言

微小衛(wèi)星促進了專用集成電路(ASIC—ApplicatiON Spceific Integrated Circuit)在航天領(lǐng)域的應(yīng)用。現(xiàn)場可編程門陣列(FPGA —Field Programable Gate Array)作為ASIC的特殊實現(xiàn)形式，是中國航天目前集成設(shè)計的最佳技術(shù)選擇，也是中國微小衛(wèi)星發(fā)展的必由之路。

微小衛(wèi)星對其功耗、質(zhì)量和體積提出了較苛刻的要求，因此采用FPGA片內(nèi)冗余容錯代替片外冗余容錯，是實現(xiàn)系統(tǒng)可靠性指標的另一種好辦法。

應(yīng)用于空間環(huán)境的FPGA，其時序邏輯需要防范空間粒子輻射引起的單粒子翻轉(zhuǎn)，片內(nèi)三模冗余(TMR) 是應(yīng)對單粒子翻轉(zhuǎn)的主要手段。因此，采用FPGA片內(nèi)冗余容錯方式提高可靠性，是非常必要的。

和其它集成電路一樣，F(xiàn)PGA內(nèi)部存在制造缺陷。研究發(fā)現(xiàn)這些缺陷的空間分布是不均勻的，表現(xiàn)出成團性。FPGA內(nèi)部缺陷成團對FPGA片內(nèi)冗余容錯設(shè)計會產(chǎn)生負面影響，需要開展針對性的研究并提出應(yīng)對策略，以提高FPGA片內(nèi)冗余容錯設(shè)計的有效性。

缺陷成團的相關(guān)研究

缺陷成團在電子系統(tǒng)設(shè)計領(lǐng)域還未被充分認識和重視，但作為集成電路制造領(lǐng)域的研究課題，卻有相當長的研究歷史。

(1) 集成電路缺陷類型

FPGA等集成電路(IC—Integrate CIRcuit)在制造過程中會產(chǎn)生缺陷。制造缺陷分成全局缺陷和局部缺陷。全局缺陷可以控制，但局部缺陷呈現(xiàn)隨機性，難以避免，并隨著芯片面積的增大而增加。在出廠測試中可以檢測出絕大部分的局部缺陷，但有一些局部缺陷由于其影響一時未能顯現(xiàn)而通過了檢測設(shè)備的檢測，這些局部缺陷經(jīng)過一段時間的使用后會逐步擴展，引起電路故障?？臻g飛行器選用的FPGA，盡管經(jīng)過了嚴格的考核和篩選，但由于其工作于惡劣的太空環(huán)境，仍然會誘發(fā)潛在的微小缺陷，引起電路故障，從而對航天電子產(chǎn)品的可靠性構(gòu)成嚴重威脅。

(2) 集成電路缺陷的空間分布及成品率預(yù)計模型

局部缺陷降低了IC的成品率(Manufacturing Yield)，為此需要在成品率預(yù)計的基礎(chǔ)上采用相應(yīng)的冗余容錯措施，以滿足生產(chǎn)成品率要求。

IC芯片(Chip)制作在一定尺寸的硅圓片(Wafer)上，若干個IC芯片在Wafer上按行、列整齊排列，每個芯片內(nèi)部含有若干個邏輯塊(Logic Block)。FPGA、CPLD、存儲器等IC芯片，其構(gòu)造邏輯塊在內(nèi)部也是按行、列整齊排列的。圖1(a)是硅圓片示意圖，內(nèi)部整齊排列著芯片;圖1(b)是FPGA芯片的示意圖，內(nèi)部排列著邏輯塊，邏輯塊之間是布線通道。

圖1 　硅圓片、芯片及內(nèi)部缺陷分布示意圖

早期研究認為，在Wafer和IC內(nèi)缺陷的空間分布是均勻的。假定一個IC芯片內(nèi)部含有n個邏輯塊，每個邏輯塊的平均可靠度為p。對于內(nèi)部無冗余容錯的IC，成品IC必須是n個邏輯塊均無故障。設(shè)P為其預(yù)計成品率，則成品率預(yù)計模型為

在IC中有規(guī)律地增加一些備用邏輯塊，用這些備用邏輯塊代替故障邏輯塊，以提高IC成品率。假定IC有n個邏輯塊，其中r =n - k ，為備用邏輯塊，IC是成品的條件是n個邏輯塊中有k個以上無故障，其概率為

因此采用冗余容錯電路IC的成品率預(yù)計模型為

式(2)是IC成品率預(yù)計的二項式分布模型。用此模型預(yù)計IC成品率，預(yù)計值與實際值存在較大差異。大量實驗觀測發(fā)現(xiàn)，二項式分布成品率預(yù)計模型不準確的根源在于IC內(nèi)部缺陷的空間分布是不均勻的，呈現(xiàn)成團效應(yīng)(CluSTering)。缺陷成團的主要原因是IC工藝的批次性，工藝條件會隨著時間和空間發(fā)生變化，導(dǎo)致IC芯片的批次之間，同一批的圓片與圓片之間，甚至是同一圓片的芯片與芯片之間，缺陷的分布都不同。邏輯塊的可靠度p不是常數(shù)，而是隨機變量。