關(guān)于可編程系統(tǒng)級芯片（SoPC）應(yīng)用設(shè)計的工具要求

現(xiàn)在，基于仿真向量文件的功率估計工具也已問世。這些工具使用仿真向量文件來代表實際的器件操作，以此來模擬可編程器件(PLD)的功耗，精度比按照設(shè)計規(guī)模、時鐘速率和節(jié)點切換速率來估計功耗的上一代設(shè)計工具高得多。用戶還期望用基于最小時序的時序仿真來補充基于典型延遲的時序仿真，從而證實其設(shè)計將在所有的操作條件下正常工作。

通常，設(shè)計方法發(fā)生變化或者是因為新的工具提高了系統(tǒng)性能，或者是因為它們帶來的生產(chǎn)效率的提高，縮短了設(shè)計周期?；贑代碼的設(shè)計和行為綜合工具能夠縮短設(shè)計周期。

今天，對這些提高生產(chǎn)效率的工具的挑戰(zhàn)在于：對于現(xiàn)有的HDL方法，從更高層次的抽象能否產(chǎn)生具有比較性的性能?在ASIC技術(shù)能夠獲得高得多性能的應(yīng)用場合，PLD的用戶通常想充分利用器件的性能。 只有當這些提高生產(chǎn)效率的工具以提供最優(yōu)性能的方式解決這種抽象的性能折中時，它們才會有實用價值。當且僅當它們真正可行的時候， PLD的形式驗證才是可行的。

目前，盡管PLD開發(fā)工具的性能已經(jīng)大為提高，人們?nèi)匀辉诔掷m(xù)努力。智能邏輯布局和時序驅(qū)動布線技術(shù)的新發(fā)展正在預(yù)示著新的性能超越。不久以前， fMAX的性能指標就提高了40%到50% 。并且，新技術(shù)與傳統(tǒng)綜合工具的結(jié)合更緊密，如更精確的時序估計和閉環(huán)綜合將進一步提高性能。

使用PLD主要優(yōu)勢之一是PLD提供了一個硬件平臺，在這個平臺上可以進行軟件開發(fā)、建模、系統(tǒng)級仿真，并且，在設(shè)計過程早期就可以進行協(xié)同驗證。在這一過程中，盡早獲得在硅片中布局布線的結(jié)果是一個優(yōu)勢，只要它確實提高了系統(tǒng)級調(diào)試過程的效率。象SignalTap技術(shù)這樣的第一代調(diào)試工具使用了嵌入式邏輯分析器，當以系統(tǒng)最高速度運行器件時，它使得整個設(shè)計的全部內(nèi)部節(jié)點是可見的。人們期待著調(diào)試工具的進一步改進，以便將同樣的直觀性帶回到最初的HDL源代碼中去，并且通過快速的轉(zhuǎn)換來觀察新增的節(jié)點。

PLD開發(fā)工具必須進一步發(fā)展，從而與技術(shù)進步和EDA產(chǎn)業(yè)的發(fā)展相適應(yīng)。器件的復(fù)雜度在不斷地增加，設(shè)計方法也必須在不降低器件性能的情況下，通過縮短設(shè)計周期來提高生產(chǎn)效率。如果成功了，這種技術(shù)將使得基于PLD的產(chǎn)品進入傳統(tǒng)的嵌入式處理器市場。